检索结果-南通市图书馆

计算机工程 2009年第19期35卷 236-238页

作者：吴少刚丰大强中国石油大学(华东)计算机与通信工程学院东营257601

在龙芯平台上支持Windows CE,对于龙芯处理器在更广泛领域的产业化应用具有重要意义。基于龙芯2E开发平台,设计一个具有可移植性的Windows CE的EBoot基本架构,并最终实现Windows CE的EBoot。实验结果表明,该方案在功能和稳定性上满足Win... 详细信息

在龙芯平台上支持Windows CE,对于龙芯处理器在更广泛领域的产业化应用具有重要意义。基于龙芯2E开发平台,设计一个具有可移植性的Windows CE的EBoot基本架构,并最终实现Windows CE的EBoot。实验结果表明,该方案在功能和稳定性上满足WindowsCE的要求。

关键词：以太网引导程序龙芯 wishbone总线协议嵌入式系统

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NAND Flash控制器设计及基于SystemC的交易级验证研究

NAND Flash控制器设计及基于SystemC的交易级验证研究

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作者：菅庆峰哈尔滨工程大学

学位级别：硕士

随着移动终端设备、高可靠性存储及高性能存储服务等应用对于体积小、重量轻、零噪声、高可靠性存储器的需求日趋强烈，基于NAND Flash型器件的存储设备在存储市场中占据越来越重要的地位。NAND Flash控制器实现对存储芯片的存取访问控... 详细信息

随着移动终端设备、高可靠性存储及高性能存储服务等应用对于体积小、重量轻、零噪声、高可靠性存储器的需求日趋强烈，基于NAND Flash型器件的存储设备在存储市场中占据越来越重要的地位。NAND Flash控制器实现对存储芯片的存取访问控制及差错控制等功能，在当前的单芯片系统中嵌入式NAND Flash控制器对于提高芯片集成度、降低系统成本和提高可靠性等都具有重要的意义。本文设计并实现了具有差错控制功能的NAND Flash控制器IP核，提出基于SystemC的交易级验证方案对所设计的NAND Flash控制器进行了功能验证。本文首先针对美光公司的NAND Flash型存储器芯片MT29F4G08AAA设计了控制器IP核。通过分析NAND Flash的接口信号和操作时序，将每项操作拆分为几种基本的子操作，主要包括写命令操作、写地址操作、读数据操作和写数据操作，执行一项或多项子操作来完成对NAND Flash的数据访问。为提高数据的可靠性，设计了ECC （ErrorCorrecting Code）模块，通过对写入和读出NAND Flash的数据进行差错控制编码，实现检测多位错并纠正一位错的功能。基于系统级描述及验证语言SystemC，搭建了NANDFlash控制器的交易级验证环境，对所设计的NAND Flash控制器进行了较为完备的验证。利用ModelSim实现了Verilog HDL和SystemC的混合仿真，通过分析生成的波形图和仿真数据，实现了对NAND Flash控制器IP核的系统级功能验证。论文工作表明，基于SystemC的交易级验证技术可以达到在系统设计初期同时开展验证工作的目的，在验证效率上相对于RTL级验证也有显著的提升。

关键词： SystemC NAND Flash控制器交易级验证 wishbone总线协议

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应用于近场通信安全单元的AES协处理器设计

应用于近场通信安全单元的AES协处理器设计

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作者：林焕华中科技大学

学位级别：硕士

近年来移动支付产业成为人们关注的焦点,近场通信技术作为移动支付的战略支柱之一,其市场发展空间巨大。而利用近场通信技术实现移动支付功能最关键的就是保护用户的信息安全和财产安全,安全单元在此中起到至关重要的作用。本课题结合... 详细信息

近年来移动支付产业成为人们关注的焦点,近场通信技术作为移动支付的战略支柱之一,其市场发展空间巨大。而利用近场通信技术实现移动支付功能最关键的就是保护用户的信息安全和财产安全,安全单元在此中起到至关重要的作用。本课题结合近场通信安全单元在移动支付领域应用的需求,设计和实现一款高安全性、小面积及高吞吐率的AES算法协处理器。首先,本文阐述了近场通信安全单元的应用环境和系统架构,并对AES算法的原理和基础进行深入分析,针对安全单元应用所需的高安全性、小面积及高吞吐率等要求,采用有限域方式实现S盒、内外混合流水线结构、采用64位折叠架构实现行位移操作、优化系统架构以及采用状态机实现支持多种密钥等措施,实现一款性能良好的AES算法IP核。其次,针对安全单元的架构,设计基于wishbone总线协议的接口控制器,使AES协处理器能直接方便地应用于安全单元片上系统架构;随后系统阐述了AES协处理器设计与实现的过程,利用verilog语言完成前端设计,利用EDA工具给出验证仿真结果、综合信息以及物理实现版图,在UMC 0.18um CMOS工艺下,AES协处理器面积为0.824mm2,最高工作频率可达149.25MHz,功耗为21.90mW,平均功耗为1.47mW@10MHz,吞吐率最高为1.82Gbit/s。最后,使用MIPS处理器核搭建片上系统,对AES协处理器进行FPGA验证,验证测试结果显示,AES协处理器性能良好,运行稳定。经过与类似设计对比,可发现该AES协处理器的设计满足高安全性、小面积及高吞吐率的要求。

关键词：近场通信安全单元 AES协处理器 wishbone总线协议 MIPS处理器

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