检索结果-南通市图书馆

作者：易超中国计量学院

学位级别：硕士

超声波温度传感器的物理基础超声波波速会随着介质温度变化而变化的特性,实现超声波波速与介质温度的数学建模是声学温度计的主要思路。时差法是超声波波速测量的方法之一,如何精确计算超声波在介质中传播时间,是超声波温度测量系统设... 详细信息

超声波温度传感器的物理基础超声波波速会随着介质温度变化而变化的特性,实现超声波波速与介质温度的数学建模是声学温度计的主要思路。时差法是超声波波速测量的方法之一,如何精确计算超声波在介质中传播时间,是超声波温度测量系统设计过程中的重点和难点。课题主要研究内容如下:1、本文针对温度测量的高精度和快速响应需求,采用FPGA作为主控芯片进行系统硬件设计,搭建超声波输出信号驱动电路和高速信号采集系统,实现2MHz超声波信号发射和采集。设计RS232串口通讯电路实时传输采样数据,通过上位机编写Lab VIEW程序,直观的查看波形和温度变化趋势。2、应用verilog hdl硬件描述语言进行软件设计,针对不同的外围模块和信号处理需求,采用自顶而下的设计方式将系统分割为八个行为级的功能模块。主要包括:以DCM为基础,搭建时钟管理模块;结合DDS和正弦波LUT,控制超声波激励信号的输出;使用串口通讯实现上位机和下位机的数据交互,设计了指令解析功能;使用大量的IP核优化了系统结构,如FIR数字滤波器、双口RAM存储器等;高速信号采集控制,系统工作流程控制状态机的设计。3、在过零点时差法计算方法的基础上,使用精确延时采集信号的方式,优化了信号存储量和数据分析量,设计了实时特征波提取和过零点搜索算法,超声波传播时间的测量精确到纳秒级。4、对系统进行了仿真、调试和验证,分别对特定流体进行静态实验和动态实验,根据超声波传播时间实验数据分析结果,建立了超声波波速和介质温度的数学模型。重复性和不确定度分析结果表明,该系统达到了设计目标。

关键词： FPGA 声学温度计时差法 DDS verilog hdl

基于FPGA的Turbo码编译码器研究与实现

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基于FPGA的Turbo码编译码器研究与实现

作者：应晖西北工业大学

学位级别：硕士

本文以Turbo码编译码器的FPGA实现为目标，对Turbo码的编译码算法和用硬件语言将其实现进行了深入的研究。首先在理论上对Turbo码的编译码原理进行了介绍，确定了Max-log-MAP算法的译码算法，结合CCSDS标准，在实现编码器时，针对标准... 详细信息

本文以Turbo码编译码器的FPGA实现为目标，对Turbo码的编译码算法和用硬件语言将其实现进行了深入的研究。首先在理论上对Turbo码的编译码原理进行了介绍，确定了Max-log-MAP算法的译码算法，结合CCSDS标准，在实现编码器时，针对标准中给定的帧长、码率与交织算法，以及伪随机序列模块与帧同步模块，提出了相应解决方案;而在相应的译码器设计中，采用了FPGA设计中“自上而下”的设计方法，权衡硬件实现复杂度与处理时延等因素，优先考虑面积因素，提高元件的重复利用率和降低电路复杂度，来实现Turbo码的Max-log-MAP算法译码。把整个系统分割成不同的功能模块，分别阐述了实现过程。然后，基于verilog hdl设计出12位固点数据的Turbo编译码器以及仿真验证平台，与用Matlab语言设计的相同指标的浮点数据译码器进行性能比较，得到该设计的功能验证。最后，研究了Turbo码译码器几项最新技术，如滑动窗译码，归一化处理，停止迭代技术结合流水线电路设计，本文将改进后的译码器与先前设计的译码器分别在ISE开发环境中针对目标器件Xilinx Virtex-Ⅱ 500进行电路综合，证实了这些改进技术能有效地提高译码器的吞吐量，减少译码时延和存储器面积从而降低功耗。

关键词： Turbo码编码器译码器 Max-log-MAP verilog hdl

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八位CPU IP核的研究与设计

八位CPU IP核的研究与设计

作者：王喆大连理工大学

学位级别：硕士

随着半导体技术和系统设计技术的发展,传统单片机由于其尺寸、功耗、一些专有特性已经难以满足一些场合的需要。SOC技术以其成本低、功耗小、集成度高的优势正广泛地应用于嵌入式系统中。本文研究了SOC的设计方法和开发技术,利用硬件描... 详细信息

随着半导体技术和系统设计技术的发展,传统单片机由于其尺寸、功耗、一些专有特性已经难以满足一些场合的需要。SOC技术以其成本低、功耗小、集成度高的优势正广泛地应用于嵌入式系统中。本文研究了SOC的设计方法和开发技术,利用硬件描述语言,设计并实现了8位CISC结构的CPU并在FPGA上验证。论文从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想。通过对操作码和操作数的分析确定CPU的数据路径和CPU的内部结构。CPU核分成ALU、控制器和功能寄存器模块三个部分。ALU采用组合电路的设计方法,支持MCS51指令集中所有算术运算和逻辑运算:控制器主要对指令码进行解析,控制管理执行单元的动作和时序,在设计中应用了微程序控制思想和状态机的设计方法;在寄存器模块中集成了构成数据路径的所有寄存器和多路选择器,这些多路选择器受控制器信号的控制,构成了数据路径中的数据传输部分。由于现代集成电路制造工艺的进步,片上可用的资源大大增加,所以整个IP核的地址和数据线采用并行设计,每个地址和数据线都走专有的通道。这样做简化了时序设计的复杂性同时提高了系统的速度。对传送到RAM的地址和数据采用双沿触发的方式,在系统时钟下降沿送出地址或数据,在上升沿的时候RAM读入或写出数据,保证了系统可以稳定的读写数据。为了确保时序,系统在整体上采用同步设计,在局部利用组合电路提高速度。与MCS51单片机相比,每个指令所需要的系统时钟数仅是相同指令51单片机的1/12,速度有了大幅度提升。系统的指令集与MCS51指令集相兼容,具有普遍的适用性。专用的RAM、ROM地址数据接口,可对256个字节的内部RAM和64K的外部ROM和RAM进行寻址。由于整个系统采用veriloghdl的代码进行描述,可以很方便的进行接口的扩展和性能的提升。系统设计经过仿真软件的测试,在EDA工具上完成布局布线,最终在FPGA上成功实现。验证结果表明系统运行比较稳定。本设计作为可移植的IP核,可以组成片上系统,用于嵌入式系统领域,具有实际意义。

关键词： CPU 微程序控制器 FPGA verilog hdl

基于FPGA的异步两级优先级轮询控制智慧哨兵系统

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基于FPGA的异步两级优先级轮询控制智慧哨兵系统

作者：尧跃华云南大学

学位级别：硕士

战争信息化的趋势已经不可逆,战术数据链作为战争信息化的重要支撑,世界各国都对其进行了深入研究,其中以美国为首的北约更是投入大量资金进行研究。研究的热点问题主要集中在接入控制协议上,接入控制协议代表的是信道的分配方式,因此... 详细信息

战争信息化的趋势已经不可逆,战术数据链作为战争信息化的重要支撑,世界各国都对其进行了深入研究,其中以美国为首的北约更是投入大量资金进行研究。研究的热点问题主要集中在接入控制协议上,接入控制协议代表的是信道的分配方式,因此一个好的接入控制协议可以极大的提高战术数据链的性能。在接入控制协议研究中,基于轮询机制的接入控制协议的研究一直受到广泛关注。本文从基本轮询接入控制协议的特点和优势入手,深入从以下几个方面进行研究和设计:（1）采用马尔科夫链和概率母函数对完全、门限、限定等基本轮询模型进行了分析和研究,并应用MATLAB分别比较了这三类基本轮询模型关于平均排队队长和平均排队等待服务时间等性能的优缺点。（2）提出了异步两级优先级完全服务轮询模型,使信息的写入和信息的读取异步,并推导出平均排队队长和平均排队等待服务时间的精确数学表达式,。应用软件平台MATLAB进行数值计算和仿真验证,在MATLAB中设置不同达到率、信息分组服务时间和转换时间,改变系统参数,验证该模型是否能在不同条件下区分优先级以及高优先级队列的平均排队队长、平均排队等待服务时间是否总保持一个较低的数值。（3）将异步两级优先级完全服务轮询模型基于现场可编程逻辑阵列FPGA进行设计,构建硬件电路,然后应用Quartus软件平台进行仿真验证,统计平均排队队长和平均排队等待服务时间,并和理论值进行对比,研究该轮询模型在硬件平台FPGA上实现的情况。（4）根据战术数据链中智慧哨兵系统应用的需求,针对军用有线网络,将基于FPGA的异步两级优先级完全服务轮询模型控制系统集成红外检测模块、拨号模块、有线电话、有线电话网络设计实现智慧哨兵系统,以满足某些应用特殊场所,如深山老林、边防哨所等无网络覆盖区域布防的需求,根据实物实验结果进行分析,设计的基于FPGA的异步两级优先级完全服务轮询控制智慧哨兵系统是否能区分信息的优先级并提高系统的运行效率。实验结果表明,本文设计的智慧哨兵系统能实现完整的功能,由于采用红外检测,所以能适应等不同环境下的布防需求,并且设计的异步两级优先级完全服务轮询控制系统能有序控制入侵信息的查询、读取和处理,并能使重要的入侵信息得到及时处理,普通的入侵信息得到有效处理,降低信息的等待时间,提高信息处理的实时性。

关键词：战术数据链 FPGA 轮询模型优先级 verilog hdl 智慧哨兵系统

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以太网控制器芯片设计技术研究

以太网控制器芯片设计技术研究

作者：储其方电子科技大学

学位级别：硕士

本文主要阐述以太网控制器芯片数字部分的功能的设计。本文首先介绍了课题来源,然后详细介绍了IEEE802.3以太网MAC层协议,并阐述了与以太网控制器有关的算法,之后描述了整个芯片的内部结构、模块划分,重点描述了各个模块的具体设计,最... 详细信息

本文主要阐述以太网控制器芯片数字部分的功能的设计。本文首先介绍了课题来源,然后详细介绍了IEEE802.3以太网MAC层协议,并阐述了与以太网控制器有关的算法,之后描述了整个芯片的内部结构、模块划分,重点描述了各个模块的具体设计,最后搭建了测试平台、给出了系统主要子功能模块的功能仿真波形。本文对MAC层的主要功能模块有:FIFO模块,DMA模块,PNP(Plug-and-Play,即插即用)模块,与主机进行通信的ISA总线模块,完成IEEE802.3协议MAC层功能的MAC模块,完成整个芯片复位的复位模块。本文详细介绍了CSMA/CD算法、CRC算法、HASH算法和PNP协议,并完成了这些算法与协议的实现过程,详细给出芯片主要功能模块的设计思想和设计过程。在整个芯片的设计过程中,对模块如何合理划分以及各个模块之间如何协同工作,做了详细的设计。按照TOP-DOWN的设计思路将各个功能模块逐一细化。各个模块之间通过接口信号进行连接进行通信,功能模块内部则由状态机控制时序。在编写代码时,尽量考虑硬件的实现方法,充分考虑了芯片内部的资源合理开销和verilog硬件描述语言的可并发执行理念,力求做到芯片资源消耗少,以满足产品的成本、性能和实用等要求。在底层电路设计过程中,选用verilog hdl[1][2]进行描述。最后搭建测试功能验证平台,对各个功能模块进行验证。项目最终的目的是设计出一块完整的以太网控制器芯片。

关键词：以太网控制器 MAC PNP verilog hdl IEEE 802.3

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基于CPLD的FTU遥测系统的研究与实现

基于CPLD的FTU遥测系统的研究与实现

作者：付兴西安科技大学

学位级别：硕士

在配电网馈线自动化系统中，馈线终端单元是其主要装置，它主要用来对柱上开关进行实时监控，监视配电系统运行情况，提供各种参数并快速执行主站下发的命令，完成遥测、遥信、遥控，故障检测。数据实时性至关重要，同时数据处理量巨大... 详细信息

在配电网馈线自动化系统中，馈线终端单元是其主要装置，它主要用来对柱上开关进行实时监控，监视配电系统运行情况，提供各种参数并快速执行主站下发的命令，完成遥测、遥信、遥控，故障检测。数据实时性至关重要，同时数据处理量巨大。利用CPLD实现遥测可在不增加外围电路和专用大容量高速缓存芯片的情况下，极大地提高信息传输速率和改善信息传输性能，为解决实时监控、故障检测等问题提供一种可行的方案。因此，基于CPLD的遥测系统已经作为关键技术之一应用于配电网馈线自动化系统中，以满足数据实时性的需要。本文围绕这一热点课题展开研究，具体工作如下：研究了遥测系统中各电路，包括采样控制电路、测频电路、分频电路、网络接口电路。分别研究了它们的硬件电路设计和软件设计，并对这四种电路进行了仿真调试和分析，分析了它们的系统误差。设计了基于DSP和CPLD硬件平台下遥测系统的硬件电路。介绍了总体系统硬件电路设计，给出了遥测系统的硬件电路工作原理框图，设计了各电路的内部专用逻辑模块。提出了一种采用CPLD实现遥测的解决方案。研究了基于Quartus II开发环境下遥测系统的软件设计全过程。论述了系统自顶向下的设计方法，介绍了利用verilog hdl硬件描述语言实现遥测系统中各电路的设计流程，编写了实现各电路的程序。完成了对各电路进行仿真、调试及测试。通过搭建测试平台，分析了各电路的仿真结果。测试结果表明：基于CPLD的遥测系统，具备良好的实时监控特性，满足配电网馈线自动化系统的应用要求。

关键词： CPLD verilog hdl FTU FIFO 遥测测频

Viterbi译码器和RAKE接收机的设计

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Viterbi译码器和RAKE接收机的设计

作者：夏宇哈尔滨工业大学

学位级别：硕士

卷积码是一种纠错编码,它可以对连续的数据流进行处理;Viterbi译码算法是一种对无记忆信道卷积码进行译码的最大似然译码算法,使用Viterbi译码算法的卷积码已成为现代通信系统不可缺少的信道编码方案。RAKE接收是CDMA系统抗多径衰落的... 详细信息

卷积码是一种纠错编码,它可以对连续的数据流进行处理;Viterbi译码算法是一种对无记忆信道卷积码进行译码的最大似然译码算法,使用Viterbi译码算法的卷积码已成为现代通信系统不可缺少的信道编码方案。RAKE接收是CDMA系统抗多径衰落的一种十分有效的方法,它是分别对每一路所接收的信号进行解调,然后叠加输出达到增强接收效果的目的。该课题所设计Viterbi译码是针对(3,1,9)卷积码的硬判决译码,数据速率为9.6kbps;RAKE接收机所接收的数据是扩频因子为127、加入导频且经QPSK调制的扩频信号,使用Verilg硬件描述语言在Xilinx公司的ISE环境下在用现场可编程门阵列(FPGA)来实现Viterbi译码器和RAKE接=收机的功能。本文简要介绍了卷积码、Viterbi译码和RAKE接收机的原理,详细描述了在FPGA中实现Viterbi译码和RAKE接收机的方法。对于Viterbi译码器,描述了适用于小约束度、结构简单、资源耗费较大的全并行Viterbi译码器和使用于大约束度、结构复杂、资源耗费较小的优化Viterbi译码器,其中,优化Viterbi译码器采用Viterbi译码优化算法和数字电路设计的优化算法,基本已涵盖了当前Viterbi译码器的设计思路。对于RAKE接收机,描述了一种延迟和信道估计系数均不固定的接收方式,集信道估计、扩频捕获、解扩功能于一身,具有实时性强、捕获速度快、易于实现的特点。本文所设计的Viterbi译码器和RAKE接收机均通过功能仿真和时序仿真。文中详细介绍了所设计的Viterbi译码器和RAKE接收机的设计方法,包括各个功能模块的实现,具有一定的理论和实际意义。

关键词： Viterbi译码 RAKE接收 FPGA verilog hdl

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基于FPGA的智能控制器的设计与实现

基于FPGA的智能控制器的设计与实现

作者：黄森东华大学

学位级别：硕士

随着科技的进步和集成电路(IC)技术的不断提高,传统的工业控制器已经逐步向高性能、数字化、智能化、网络化的智能控制器发展。其中,FPGA及通信技术的广泛使用,为智能控制器的设计提供了新的方案。本文对智能控制器的发展现状与趋势以及... 详细信息

随着科技的进步和集成电路(IC)技术的不断提高,传统的工业控制器已经逐步向高性能、数字化、智能化、网络化的智能控制器发展。其中,FPGA及通信技术的广泛使用,为智能控制器的设计提供了新的方案。本文对智能控制器的发展现状与趋势以及FPGA技术的发展历史与现状进行了概述,开发了基于FPGA的智能控制器,具体工作内容如下:1)智能控制器整体设计方案的确定:使用Actel公司的Fusion混合信号FPGA(AFS600),采用自顶向下及自底向上的设计方法设计智能控制器六大子模块:输入输出模块、智能控制模块、通信模块、监控模块、报警模块、时钟模块,同时概述了硬件开发平台与软件开发环境的选择以及所用verilog hdl硬件描述语言的相关内容;2)智能控制器硬件设计:提出各硬件电路的详细设计方案。具体为:采用SPX1117电源芯片设计电源;采用48MHz的有源晶振设计时钟;采用12位逐次逼近型(SAR)ADC设计数据采集装置;采用TC1602 A-01液晶显示模块设计监视设备:采用硬键盘设计人机交互装置;采用LED与交流蜂鸣器设计报警装置;采用Sipex公司的SP3232E芯片或SP5301芯片设计通信装置;3)智能控制器软件设计:采用verilog hdl硬件描述语言编写驱动程序以及各个功能状态机,设计智能控制器六大子模块。其中,智能控制算法采用模糊自整定PID算法。最后对各个模块进行独立仿真,从而实现智能控制器全部功能;4)智能控制器在温度控制系统中的应用:采用本智能控制器对以Cu50热敏电阻与加热电阻丝构建的温度控制系统进行监控,并使用LabVIEW设计上位机监控程序,通过串口通信进行数据通信。结果表明:在本智能控制器控制下,被控对象的温度能够得到有效控制,同时智能控制器的监控部分能够实时反映变化过程。

关键词：智能控制器现场可编程门阵列(FPGA) verilog hdl 模糊自整定PID 温度控制

FPGA-USB-VB软硬件协同设计方法的研究与实现

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FPGA-USB-VB软硬件协同设计方法的研究与实现

作者：周旋北京交通大学

学位级别：硕士

FPGA是英文Field Programmable Gate Array的缩写,由于它很好的解决了定制电路的不足,又克服了早期的可编程逻辑器件门电路数有限的缺点,使得它已经成为数字系统和逻辑开发的主要硬件。通用串行总线USB作为一种计算机和外围设备连接的... 详细信息

FPGA是英文Field Programmable Gate Array的缩写,由于它很好的解决了定制电路的不足,又克服了早期的可编程逻辑器件门电路数有限的缺点,使得它已经成为数字系统和逻辑开发的主要硬件。通用串行总线USB作为一种计算机和外围设备连接的总线接口,由于它支持热插拔、通信速率高等特点,使得它已经成为应用最为广泛的外设接口。基于FPGA和USB架构的硬件开发系统具有良好的应用前景。本文所研究的软硬件协同设计,指的是在PC和硬件平台上建立起一套有效地软硬件协同工作机制,系统可以通过PC机软件的简单操作对硬件FPGA进行控制,在硬件操作过程中可以将逻辑开发的一些中间结果通过USB传至PC用于验证,操作结束后通知PC以便执行下一个操作。PC机软件采用VB语言进行设计,简化了设计难度,硬件开发人员可以在本文所提供的软硬件程序架构上做些相应改动和丰富,就可以设计出满足特点和设计要求的复杂软硬件协同操作系统。论文首先对FPGA、USB相关理论进行研究,随后深入阐述整个软硬件协同工作机制的详细设计方案,设计重点在于：第一,软硬件协同机制的建立,利用USB端点2和端点1完成指令和数据传输,形成握手机制;第二,硬件FPGA设计,主模块状态机的整体结构设计,完成硬件仿真和验证;第三,PC机VB程序的设计,完成界面设计,端点1中断函数的处理,软件机制设计以完成数据的批量传输。整个软硬件协同设计不仅在一个简单的软硬件系统中得到了验证,还应用于一个复杂的数字信号采集回放系统,对整个软硬件协同设计方案的可行性、有效性进行了进一步的验证,最后通过测试,该系统实际工作稳定正确。

关键词： FPGA USB VB 软硬件协同设计 verilog hdl

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一种组合导航计算硬件平台的设计与实现

一种组合导航计算硬件平台的设计与实现

作者：江耘宇重庆大学

学位级别：硕士

随着SINS/GPS组合导航系统的结构和算法逐渐成熟和完善,实际应用中对适应SINS/GPS组合导航特点的嵌入式硬件平台提出了越来越高的要求。本文基于高速导航运算需求分析,结合SINS/GPS组合导航的特点,研究设计了一种基于DSP和FPGA的嵌入式... 详细信息

随着SINS/GPS组合导航系统的结构和算法逐渐成熟和完善,实际应用中对适应SINS/GPS组合导航特点的嵌入式硬件平台提出了越来越高的要求。本文基于高速导航运算需求分析,结合SINS/GPS组合导航的特点,研究设计了一种基于DSP和FPGA的嵌入式导航计算硬件平台,以满足导航计算对硬件平台的微型化安装、实时性、高速度和高可靠性的需求。设计以TMS320C6748型DSP和EP4CE15F17I型FPGA为核心元件,其中,DSP负责导航解算,借助FPGA丰富的内部资源和强大的可编程能力扩展硬件平台通信接口,完成对GPS信号和IMU信号的接收和缓存。在硬件物理实现上,充分考虑导航计算硬件平台所处电磁干扰恶劣环境,对硬件平台的外围电路和存储器电路做了电磁兼容性设计,利用Cadence 16.6软件完成电路布局布线,设计绘制了嵌入式导航计算硬件平台的PCB板图。利用FPGA可重复编程特性,在片内扩展了6路UART的通信接口,使用verilog hdl硬件编程语言设计异步串行收发IP核,完成了UART通信协议与收发时序的模拟,使其支持RS-232和RS-422串口通信协议和异步串行传输的基本功能。在接收模块设计中,采用16倍波特率多次间隔采样的方法解决了接收数据过程的起始位精确对准问题和抗噪声干扰的问题。此外,平台中设计的异步FIFO用于对数据进行缓存,解决了数据的跨时域传输问题,设计了异步FIFO空满状态机制实现对异步FIFO的控制。在DSP与FPGA的通信实现上,通过对比分析EMIFA接口访问信号逻辑与FPGA端的UART控制信号逻辑,设计了串口扩展选择合适的控制逻辑译码方案,从而保障DSP与FPGA之间有效的通信。最后通过Modelsim-Alter软件对所设计的功能进行仿真和硬件平台实物调试,验证了所设计的导航计算硬件平台可以满足SINS/GPS组合导航系统对微型化、实时性、高速度和高可靠性的需求。

关键词：硬件平台 DSP FPGA verilog hdl 异步串行接口