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56 Gb/s低功耗分数间隔FFE PAM4serdes发射机设计

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微电子学 2024年

作者：王新武张长春张翼王静东南大学毫米波国家重点实验室南京邮电大学集成电路科学与工程学院

采用65 nm CMOS工艺设计了一款用于高速芯片互联的4电平脉冲幅度调制(PAM4)serdes发射机。整体电路包括最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路。采用一种无锁存的并串转换技术，降低功耗。采用一... 详细信息

采用65 nm CMOS工艺设计了一款用于高速芯片互联的4电平脉冲幅度调制(PAM4)serdes发射机。整体电路包括最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路。采用一种无锁存的并串转换技术，降低功耗。采用一种分数型前馈均衡技术获得超出奈奎斯特频率点的频率补偿峰值，从而扩展频率补偿范围，使输出信号能更好地适应信道。此外，采用带预充电结构的4:1并串转换电路减少电荷共享效应对电路的影响的效果。仿真结果表明，在1V电源电压情况下，整体电路能实现56 Gb/s PAM4输出信号，输出眼图清晰，且获得电平失配率(RLM)为93.1%的高线性度，输出摆幅达到480 mV，功耗为75 mW。

关键词： 4电平脉冲幅度调制无锁存并串转换分数型前馈均衡高线性度 serdes

基于FPGA高速serdes接口的收发模块握手协议设计

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电子科技 2024年

作者：刘正强洪徐健孙卫红上海三思电子工程有限公司电子电气研究所中国计量大学机电工程学院

为提升FPGA（Field Programmable Gate Array）高速serdes通讯稳定性，实时监控其通讯状态，文中设计了一种基于K码控制字符的通讯协议。创建标志用户数据帧起始的动态SOF（Start of Frame）和标志结束的静态EOF（End of Frame）两种K... 详细信息

为提升FPGA（Field Programmable Gate Array）高速serdes通讯稳定性，实时监控其通讯状态，文中设计了一种基于K码控制字符的通讯协议。创建标志用户数据帧起始的动态SOF（Start of Frame）和标志结束的静态EOF（End of Frame）两种K码控制字符，有利于通讯的连续性检测。创建TLINK（Transmit Link）、BLINK（Back Link）的K码控制字符，其中TLINK控制字符在serdes的发送端进行定期发送，接收端收到TLINK控制字符后，控制本方的serdes发送端优先输出BLINK控制字符进行应答，以建立通讯双方之间的握手关系，有利于通讯的超时和状态检测。校验独立于SOF、EOF之间的用户数据，进行CRC32（Cyclic Redundancy Check32）计算，有利于通讯的误码检测。实验结果表明，该协议可实现对serdes链路的丢帧数量、误码数量、超时数量及通讯断开时长进行准确监控，最小时间精度可达10 μs。

关键词： FPGA serdes 收发模块 K码握手协议通讯监控 SOF EOF

塑闪探测器读出系统的高速串行数据传输模块设计

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核电子学与探测技术 2024年

作者：张岁锴孔洁严春满魏子洋西北师范大学物理与电子工程学院中国科学院近代物理研究所

针对塑闪探测器读出系统对高速串行数据传输的需求，本文设计了一种基于FPGA的高速串行数据传输模块，旨在实现塑闪探测器读出系统的高效数据传输。该模块采用串行/解串（Serializer/Deserializer，serdes）器件TLK2711，构建全双工点... 详细信息

针对塑闪探测器读出系统对高速串行数据传输的需求，本文设计了一种基于FPGA的高速串行数据传输模块，旨在实现塑闪探测器读出系统的高效数据传输。该模块采用串行/解串（Serializer/Deserializer，serdes）器件TLK2711，构建全双工点对点的串行通信协议，逻辑设计涵盖了控制模块、发送模块、接收模块以及发送/接收FIFO等。在FPGA平台上实现后，通过ModelSim进行仿真验证该模块在链路同步、数据帧传输和链路管理的表现。完成仿真后进行上板验证，实现了2.5Gbps的高速串行传输速率和小于10-12的误码率。这一设计显著提升了数据传输性能，为塑闪探测器读出系统的精确性和稳定性提供支持。

关键词： FPGA TLK2711 serdes 高速串行数据传输塑料闪烁体探测器

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Chiplet技术发展与挑战

集成电路与嵌入式系统 2024年第2期24卷 10-22页

作者：刘朝阳任博琳王则栋吕方旭郑旭强中国科学院微电子研究所北京100029 国防科技大学计算机学院长沙410073

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装... 详细信息

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

关键词：芯粒裸片互连高速串行接口单端并行接口 UCIe serdes

基于FPGA的LVDS多通道视频流自动校准设计与实现

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电子技术应用 2024年第6期50卷 84-88页

作者：陈宁谯谊雷伟林杜柏峰赵阳生利亚德集团智能显示研究院北京100089 中国石油大学(北京)信息科学与工程学院/人工智能学院北京102249

基于Micro-LED产品系列,设计了一种基于FPGA的LVDS自动校准多通道视频流传输系统。系统平台外挂GSV2011解码芯片,把解码得到的2K@120Hz/4K@60Hz视频流信号,通过自定义封装为80bit数据推送到LYDNT27001恒流源显示驱动芯片。系统中视频流... 详细信息

基于Micro-LED产品系列,设计了一种基于FPGA的LVDS自动校准多通道视频流传输系统。系统平台外挂GSV2011解码芯片,把解码得到的2K@120Hz/4K@60Hz视频流信号,通过自定义封装为80bit数据推送到LYDNT27001恒流源显示驱动芯片。系统中视频流数据传输涉及多级FPGA芯片数据传输,使用LVDS低压差分传输技术,在数据流传输过程中找到参考端和监视端信号,从而去调节serdes中数据位对齐和采样稳定性的问题。该系统视频流数据通过LVDS多通道传输,传输速率可达10 Gb/s。此试验工程表明,该系统能够稳定、可靠、高效工作,具备一定的工程实用价值。

关键词： FPGA LVDS serdes Micro-LED 自动校准

Jitter analysis and modeling of a 10 Gbit/s serdes CDR and jitter attenuation PLL

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The Journal of China Universities of Posts and Telecommunications 2011年第6期18卷 122-126页

作者： WANG Hui CHEN Ying-mei YI Lv-fan WEN Guan-guo Institute of RF- ＆ OE-ICs Southeast University Nanjing 210096 China Zhongxing Telecom Equipment Corporation Shenzhen 518055 China

Jitter analysis and a linear model is proposed in this paper which predicts the characteristics of serial-deserial （serdes） clock and data recovery circuit, and the characteristics include jitter transfer, jitter tolerance and jitter generation are particularly analyzed. The simulation results of the clock data recovery （CDR） model show that the jitter specifications exceed the mask of ITU-T optical transport network （OTN） G.8251 recommendations. The whole systems are validated by 9.95-11.5 Gbit/s CDR and the jitter attenuation phase locked loops （PLL） circuits using TSMC 65 nm CMOS technology.

关键词： OTN serdes Jitter CDR PLL

Design of a 6.25 Gbps backplane serdes with adaptive decision feedback equalization

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High Technology Letters 2009年第4期15卷 409-415页

作者：周明珠 Zhu En Wang Zhigong Institute of Radio Frequency and Optoelectronic ICs Southeast University Nanjing 210096 P.R. China

A 6.25 Gbps serdes core used in the high speed backplane communication receiver has been designedbased on the OIF-CEI-02.0 standard. To counteract the serious Inter-Symbol-Interference (ISI),the core employed a half-rate four-tap decision feedback equalizer (DFE). The equalizer used the Sign-signleast mean-squared (SS-LMS) algorithm to realize the coefficient adaptation. An automatic gain control(AGC) amplifier with the sign least mean-squared (S-LMS) algorithm has been used to compensatethe transmission media loss. To recover the clock signal from the input data serial and provide for theDFE and AGC, a bang-bang clock recovery (BB-CR) is adopted. A third order phase loop lock (PLL)model was proposed to predict characteristics of the BB-CR. The core has been verified by behavioralmodeling in MATLAB. The results indicate that the core can meet the specifications of the backplane receiver.The DFE recovered data over a 34' FR-4 backplane has a peak-to-peak jitter of 17 ps, a horizontaleye opening of 0.87 UI, and a vertical eye opening of 500 mVpp.

关键词：判决反馈均衡环境设计 serdes 背板自适应通信接收机 serdes 自动增益控制

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serdes接口测试模块设计与实现

SerDes接口测试模块设计与实现

作者：唐凌帆电子科技大学

学位级别：硕士

串行解串技术（Serializer-Deserializer,serdes）作为一种高效的通信技术,近年来逐渐成为中长传输距离下主流的高速串行传输技术。现如今serdes技术被广泛地应用在各个领域的高速通信系统之中,因此针对serdes接口芯片的测试及其结果对... 详细信息

串行解串技术（Serializer-Deserializer,serdes）作为一种高效的通信技术,近年来逐渐成为中长传输距离下主流的高速串行传输技术。现如今serdes技术被广泛地应用在各个领域的高速通信系统之中,因此针对serdes接口芯片的测试及其结果对于这些芯片能否正式投入使用,有着至关重要的作用。误码率,抖动和抖动容限是用于检测serdes接口芯片的几个重要指标。通常可以使用数字通信分析仪（DCA）、示波器以及误码率测试仪（BERT）等仪器进行抖动和误码率的测试,但这类测试设备的成本往往比较高昂,并且不易携带。因此,研究如何搭建一个测试系统,对serdes接口数据传输过程中的关键指标进行测试是很有意义的。本课题致力于研制基于FPGA实现的高速serdes接口芯片集成测试模块,在不借助外部仪器的前提下,完成多个通道高速测试信号的生成发送与接收分析。课题的主要研究内容包括:1、高速串行信号收发功能的实现:对测试模块多通道高速串行测试信号的收发功能进行了实现。主要包括测试模块硬件电路设计,高速数据传输速率调节功能的实现,信号电压摆幅调节功能的实现,传输信号码型控制以及传输信号抖动注入的实现。2、误码率眼图及其快速测试算法的实现:通过调用FPGA内部逻辑资源,实现对接收端（RX）输入高速串行信号进行快速的误码率眼图分析,凭借眼图的关键测量参数对待测serdes接口芯片信号传输质量进行评估。主要包括误码率眼图功能模块的实现,包括底层硬件控制流程的设计,眼图关键参数选取的实现以及快速测试算法的实现。3、串行传输数据误码率和抖动容限测试功能的实现:完成了高速数据误码率测试功能模块的实现及其控制流程的设计。基于抖动容限的原理完成了待测接口抖动容限测试功能模块的实现。课题当前实现了数据传输速率0.5Gbps～32Gbps范围内高精度调节,支持PRBS码型与自定义码型传输,信号抖动频率为40k Hz～12.5MHz,眼图可测信号幅度80m V～840m V,眼图幅度精度±20m V,并支持量级可设置的误码率测试。

关键词： serdes 高速串行传输误码率眼图眼图参数抖动容限

适用于serdes接收器DFE的高速动态比较器

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微电子学 2023年第5期53卷 794-799页

作者：邵雪璠刘珂尹飞飞刘兴辉辽宁大学沈阳110036 山东芯慧微电子科技有限公司济南250100

在serdes电路中,高速数据传输的关键在于均衡的速率,因此随着serdes对数据传输速率要求越来越高,对serdes中接收器的判决反馈均衡器的速率要求也在提高。作为自适应判决反馈均衡器的关键组成部分,比较器的延时大小决定了自适应均衡器的... 详细信息

在serdes电路中,高速数据传输的关键在于均衡的速率,因此随着serdes对数据传输速率要求越来越高,对serdes中接收器的判决反馈均衡器的速率要求也在提高。作为自适应判决反馈均衡器的关键组成部分,比较器的延时大小决定了自适应均衡器的判决容限。为了满足低压应用对高速率比较器的低延迟要求,文章基于传统双尾比较器提出一种新的适用于serdes接收器中判决反馈均衡器的高速差分信号动态比较器电路。在TSMC 28 nm CMOS工艺下,当电源电压为1 V时,平均延迟时间为52.58 ps,可满足高达15 Gbit/s数据速率的判决反馈均衡器应用需求。

关键词：判决反馈均衡比较器高速 serdes