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DSP与FPGA的srio互连设计

半导体光电 2012年第6期33卷 902-905页

作者：俞健周维超刘坤中国科学院光电技术研究所成都610209 中国科学院研究生院北京100039

在DSP+FPGA的高速图像处理系统中,针对系统数据量大、运算复杂的特点,提出了一种基于srio协议的DSP与FPGA处理器互连,并进一步使用FPGA中的MPMC控制器连接DDR2SDRAM,实现了图像处理系统内部处理器的共享存储。该方法通过在DSP和FPGA上编... 详细信息

在DSP+FPGA的高速图像处理系统中,针对系统数据量大、运算复杂的特点,提出了一种基于srio协议的DSP与FPGA处理器互连,并进一步使用FPGA中的MPMC控制器连接DDR2SDRAM,实现了图像处理系统内部处理器的共享存储。该方法通过在DSP和FPGA上编程,实现了srio协议中的存储器映射I/O事务(LSU)方式的传输,处理器之间通过srio接口传输的数据速率达到3.125Gb/s。实验结果表明,该方法有效地实现了处理器之间数据稳定可靠的传输,使系统内的数据交换灵活快捷,提高了DSP的协处理能力,很好地满足了处理系统实时性的需求。

关键词： srio 异构处理器互连共享存储

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基于FPGA的综合航电互连体系结构设计

机械设计 2018年第S1期35卷 37-39页

作者：孙发天津工业大学电气工程与自动化学院天津300387

Rapid IO总线技术是系统内部互联技术之一,它是基于点对点的报文交换技术的互连体系结构,具有引脚数少、速率高、性能好、可靠性高和结构灵活等特点。如今已在数字信号处理阵列、存储器阵列、多个处理器及一些通用的计算平台交互领域取... 详细信息

Rapid IO总线技术是系统内部互联技术之一,它是基于点对点的报文交换技术的互连体系结构,具有引脚数少、速率高、性能好、可靠性高和结构灵活等特点。如今已在数字信号处理阵列、存储器阵列、多个处理器及一些通用的计算平台交互领域取得了广泛的应用。文中研究了Rapid IO的关键技术,给出了基于Xilinx公司的Kintex-7系列的XC7K325T-2FFG900C芯片srio接口的设计方案,构建了基于FPGA的srio数据传输系统。通过联机调试,在chipscope软件上对比分析数据传输的正确性,确定了srio接口在高速数据传输的稳定性和可靠性;成功验证了该方案的可行性,并将该方案应用于综合航电系统通用信号处理单元开发中。

关键词： srio FPGA 高速通信

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基于软件定义的多协议控制器架构设计

网络与信息安全学报 2020年第5期6卷 139-147页

作者：夏云飞张丽杨堃李沛杰许立明天津市滨海新区信息技术创新中心天津300457 国家数字交换系统工程技术研究中心河南郑州450002

为了满足高性能计算平台对软件定义互联的通信需求,设计了一种支持多种通信协议规范,且支持异构协议互联的软件定义多协议控制器架构。通过嵌入可编程硬件电路实现Fiber Channel、Ethernet以及srio这3种协议控制器电路公共算粒和私有算... 详细信息

为了满足高性能计算平台对软件定义互联的通信需求,设计了一种支持多种通信协议规范,且支持异构协议互联的软件定义多协议控制器架构。通过嵌入可编程硬件电路实现Fiber Channel、Ethernet以及srio这3种协议控制器电路公共算粒和私有算粒的互联。多协议控制器可以通过软件定义切换为不同协议,从而满足系统应用中的异构需求。所设计的软件定义多协议控制器基于40 nm工艺实现测试样片流片,经测试,满足3种协议的性能与功能指标要求。

关键词：多协议兼容软件定义电路可重构 Fiber Channel Ethernet srio

自动光学检测中基于srio的多DSP图像处理系统设计

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自动光学检测中基于SRIO的多DSP图像处理系统设计

作者：刘旭电子科技大学

学位级别：硕士

自动光学检测仪(AOI- Automatic Optical Inspection)主要应用于PCB板的实时在线外观缺陷的检查判定,是光、机、电一体化的高精密测试仪器。当AOI在进行大幅高精度的PCB检测时,单幅图像的数据达到几百兆。图像处理的信息量越来越大,对... 详细信息

自动光学检测仪(AOI- Automatic Optical Inspection)主要应用于PCB板的实时在线外观缺陷的检查判定,是光、机、电一体化的高精密测试仪器。当AOI在进行大幅高精度的PCB检测时,单幅图像的数据达到几百兆。图像处理的信息量越来越大,对图像处理系统的处理能力要求越来越高。单片DSP往往不能达到要求,多DSP并行处理系统成为一种必然趋势。如何构建高速、高实时、高性能的双DSP并行处理系统是本文论述的主要内容。在对当前主流DSP并行处理系统进行仔细分析的基础上,设计了一套由两片TI生产的TMS320C6455和一个Xilinx Virtex-5的lx30t组成的并行图像处理系统。本系统由高速CCD相机进行图像采集,它把CCD芯片、A/D转换以及数据存储模块集成到一起,可以直接输出数字信号。FPGA核心控制模块把图像数据保存到DDR2存储器中,然后通过串行RapidIO(srio)送入DSP模块进行处理。DSP处理完毕后再把图像数据通过千兆以太网传输到PC机中进一步地处理、存储或显示。论文概括地介绍了DSP并行系统的互连方案,详细阐述了系统的组成、各模块的设计实现,TI的DSP嵌入式系统DSP/BIOS以及基于该系统的软件设计等主要内容。网络通信的驱动程序是基于TI的网络开发套件(NDK)开发编写的,采用UDP方式传输数据。PC端的应用软件是在VC++环境下基于Windows Sockets编写的。本系统测试工作稳定,可以满足一般中高端实时图像处理的要求。更重要的是本系统达到了高速、实时、准确的图像处理要求,使得光学外观检查机在进行宽幅PCB检测时达到实时在线检测的要求。本次设计首次将srio总线应用于自动光学检测仪的设计,在国内外未见相关报道。

关键词： AOI 多DSP 并行图像处理 srio

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基于srio总线的硬件加解密系统设计

基于SRIO总线的硬件加解密系统设计

作者：李果村成都理工大学

学位级别：硕士

近年来,嵌入式系统根据用户需求灵活设计而在工业、军事、消费、通信等领域得到了广泛的应用。面对越来越广阔的应用场景,人们对嵌入式的安全性有了更高的要求。尤其是在医疗电子、工业控制、航空航天等领域,嵌入式系统的安全性显得更... 详细信息

近年来,嵌入式系统根据用户需求灵活设计而在工业、军事、消费、通信等领域得到了广泛的应用。面对越来越广阔的应用场景,人们对嵌入式的安全性有了更高的要求。尤其是在医疗电子、工业控制、航空航天等领域,嵌入式系统的安全性显得更加重要。CPU作为嵌入式系统的核心,用户数据等重要的信息均通过CPU进行统一管理和存储。但CPU在处理密集和复杂任务时,其速度难以满足高速的网络环境。相较于软件加密而言,硬件加密由于将算法集成在硬件电路中,不易被破坏。目前常见的硬件加密方式主要有密码芯片等方式。常见的密码芯片与CPU的数据交互主要通过UART、GPIO、SPI等低速接口,即使在密码芯片中加密延时较低的情况下,大量数据需要被加密时,系统整体的加密速度相对较低。对于一个系统中有多个CPU需要被加密的嵌入式系统中,密码芯片还会增加硬件设计的复杂度和系统功耗。基于上述问题提出了基于srio总线的硬件加解密系统设计。系统设计时选用了Xilinx公司Sparten-6系列芯片,通过硬件描述语言生成硬件电路,电路的并行性提高了加解密算法的运算速度,为加密算法的硬件实现提供了更灵活、更高性能的载体。srio串行总线的线速率可运行在1.25Gbps、2.5Gbps、3.125Gbps,可提供CPU和FPGA之间数据高速传输的通道。论文的研究工作主要体现在如下方面:首先,研究了软硬件加解密技术领域发展现状和最新成果,分析了最流行的AES、DES、RSA加密算法,以及现场可编程门阵列FPGA在嵌入式系统中的应用。针对目前嵌入式系统中CPU的硬件加解密方式和加解密效率的不足,提出使用FPGA作为加解密载体,通过srio进行加解密后的数据传输,实现高性能CPU的硬件加解密的设计方案。在系统设计实现过程中,首先利用Verilog语言编程在FPGA中实现加解密算法。第二,设计了仲裁管理机制,对多CPU下的加解密任务进行平均轮询和优先级轮询。第三,进行了配置模块设计,用户可通过配置DMA描述符,指定任意长度的需要被加密或解密的数据,还可以实时对密钥进行修改。在CPU在配置成功FPGA中的寄存器后,后续任务均由FPGA主动发起DMA,最大程度降低了CPU端的任务复杂度。第四,接收缓冲与发送缓冲设计采用BRAM对数据进行缓存,通过乒乓的方式控制缓冲区的读写。通过设计缓冲区不仅使传输更加高效,接收缓冲设计还解决了srio协议中响应事物的无序性。第五,采用双通道设计,通过两个X4的GTP将加密和解密通道独立开来,每个通道在驱动srio IP核提供的用户接口时,提供了6个独立的DMA通道。最后,对加解密模块代码进行了仿真验证,并设计了Python加密软件以验证系统加解密功能的可靠性。此外还从减少资源消耗以及提升加解密速率两个方面对系统性能进行了优化。通过利用AES-256前13轮的加密和解密操作相同的特性,采用例化轮加密模块和轮解密模块8次的方式,实现了14轮的加解密,降低了加解密的延时和FPGA内部的资源消耗。对Ireq总线的驱动方式进行了优化,提高了srio总线的传输效率。通过所进行的实测,结果表明,设计达到预定目标。经过最终的测试,在系统时钟频率50MHz,GTP参考时钟为156.25MHz,加密通道与解密通道工作在X4模式,线速率为3.125Gbps的前提条件下,优化后的加密和解密模块的资源占用率均降低了30%左右,延时降低了42%左右。当只有一个CPU产生加解密任务时,各个CPU的加解密速度平均在760MB/s左右,当多个CPU产生加密或解密任务时,平均速率为120MB/s左右。与srio总线传输效率优化前相比,加解密的速率提升了19%左右。最后,将Python加密验证平台的加密结果与系统加密后的数据及进行对比,验证了系统加解密的可靠性。

关键词： srio CPU AES-256 FPGA DMA

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基于VPX总线的srio传输技术研究

基于VPX总线的SRIO传输技术研究

作者：陈利群哈尔滨工业大学

学位级别：硕士

随着处理器处理能力的不断提升,伴随而来的是高速海量数据的传输和存储问题。对于传统的并行总线,由于时钟频率的不断增加,不能确保数据传输的可靠性和稳定性。业界开始选择更加可靠的高速串行的数据传输方式。在低电压差分信号的帮助下... 详细信息

随着处理器处理能力的不断提升,伴随而来的是高速海量数据的传输和存储问题。对于传统的并行总线,由于时钟频率的不断增加,不能确保数据传输的可靠性和稳定性。业界开始选择更加可靠的高速串行的数据传输方式。在低电压差分信号的帮助下,高速串行传输技术不断发展,逐渐替代并行总线在数据传输领域的地位。本文经过深入分析市场需求以及测试测量系统的发展状况,综合考虑高速串行总线和接口的使用情况和发展趋势,提出了基于VPX总线的高速串行Rapid IO的数据传输设计方案,搭建一个可以实现高速海量数据传输的硬件平台,在该平台上实现srio(Serial Rapid IO)双信道3.125Gbps的高速串行环形通信,为将来高速数据传输和高速数据处理提供可行的解决方案。在高速VPX总线串行通信系统实现中,PCB板卡设计难度大,稳定可靠的板间互连通信是设计的技术难点。本文利用通道仿真方法,在高速互连底板和通信子板之间建立通道仿真模型,从浴盆曲线和眼图中提取关键信息,通过分析通道传输能力和误码率来指导系统硬件研制。成功研制出以Xilinx公司的FPGA为主控制器的通信板卡和高速VPX总线互连底板。在该数据传输平台上设计环形srio通信结构,其中srio接口由FPGA提供的GTX高速串行收发器实现,使用Xilinx提供的IP核完成srio接口。基于IP核提供的接口进行了数据包封装。环形通信结构使用DOORBELL指令完成,在数据传输之前通过广播DOORBELL指令使得板卡获知自己的工作信息,通过指令握手操作完成数据环形传输。扩展实现DDR3缓存功能,基于写DDR3优先级高于读DDR3优先级的方式完成,解决了短时间内大量突发数据的缓存需求。测试显示,本文实现了基于VPX总线互连底板的双信道高速串行Rapid IO的板间环形通信。实际环形数据传输速度达到540.68MB/s,接近通信协议的理论速度,缓存速度为289.72MB/s,达到设计要求。

关键词： VPX总线 srio 高速电路设计环形通信

TMS320C6455高速串行接口srio的设计与实现

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TMS320C6455高速串行接口SRIO的设计与实现

作者：李波电子科技大学

学位级别：硕士

数字信号处理器芯片的研制成功在一定程度上能够满足信号处理系统对实时性和高效性的要求。但是,随着现代科技的发展,一方面要实现对运算量和实时性要求越来越高的数字信号处理算法,需要更高处理性能、更快计算速度的数字信号处理器;另... 详细信息

数字信号处理器芯片的研制成功在一定程度上能够满足信号处理系统对实时性和高效性的要求。但是,随着现代科技的发展,一方面要实现对运算量和实时性要求越来越高的数字信号处理算法,需要更高处理性能、更快计算速度的数字信号处理器;另一方面针对当前应用的复杂性,为满足应用和媒体的需求,信号处理系统需要集成众多接口。这些挑战主要涉及两个主题:一是运算能力,衡量标准是板卡、设备或系统中可以利用的资源多少;二是可连接性,根本要求在于能够实现数字信号在不同的板卡、设备或者系统之间的快速、灵活地转移。本论文进行的主要研究内容和工程设计实现工作具体如下:(1)通过深入分析高速串行接口srio传输技术的国内外发展动态和发展方向,研究srio传输规范及基本特征,明确srio接口在目前用于板内或板间通信的主流高速信号接口中的优势地位;(2)通过对srio通信协议、事务包格式、srio传输基本流程以及srio通信关键技术的系统研究,为TMS320C6455高速串行接口srio的设计与实现提供理论基础;(3)介绍srio通信系统,完成系统中从处理器TMS320C6455高速串行接口srio硬件设计;(4)通过对TMS320C6455的srio寄存器归纳整理,完成DSP的srio接口驱动的研究与设计,同时完成BSP与上层应用软件之间的API接口函数;(5)介绍TMS320C6455的程序加载方式以及加载流程,在srio引导模式下实现主处理器Power PC对DSP程序的动态加载,程序加载成功后,DSP应能正常运行;(6)完成TMS320C6455的srio接口通信功能的设计验证,DSP通过srio接口能够实现与主处理器(P2020)及逻辑单元(FPGA)的正常通信,从而证明TMS320C6455的srio接口设计的正确性。

关键词： TMS320C6455 srio 接口程序加载通信协议

DSP-X srio逻辑和传输层部件设计与实现

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DSP-X SRIO逻辑和传输层部件设计与实现

作者：刘志峰国防科学技术大学

学位级别：硕士

我校自主研制的高性能数字信号处理器DSP-X是一款多核定点浮点DSP处理器芯片。DSP-X芯片内部集成了两个基于Rapid IO协议规范2.1版本的串行Rapid IO(srio)模块,用于片内、片外互连及数据通信。Rapid IO协议规范2.1版本采用三层分级体系... 详细信息

我校自主研制的高性能数字信号处理器DSP-X是一款多核定点浮点DSP处理器芯片。DSP-X芯片内部集成了两个基于Rapid IO协议规范2.1版本的串行Rapid IO(srio)模块,用于片内、片外互连及数据通信。Rapid IO协议规范2.1版本采用三层分级体系架构:逻辑层定义全部的协议和包的格式;传输层定义Rapid IO数据包的路由;物理层定义了Rapid IO的电气特性。为了满足项目中的互连总线设计需求,本文在深入研究了Rapid IO协议规范2.1版本的基础设计实现了逻辑和传输层部件。串行Rapid IO的逻辑和传输层部件实现了Rapid IO协议规范2.1版本的逻辑层协议和传输层协议功能,逻辑和传输层部件可以划分为OB发送通道、IB接收通道以及配置寄存器模块三个部分:IB接收通道采用轮转循环方式实现Rapid IO包的包头与有效数据载荷解码分割,并完成逻辑和传输层错误报告与丢包处理,IB接收端的最多8个包缓存,带响应请求包索引追踪,IB接收链路接口处基于握手机制包数据信息传输功能;OB发送通道路实现OB发送链路接口处数据信息的Rapid IO格式转换,OB发送端的最多8个包缓存,基于优先级的Rapid IO包重排序,索引标签产生,采用轮转循环机制对Rapid IO包进行组装和64比特切割发送;配置寄存器模块捕获检测到的逻辑层和与传输层错误报告,提供逻辑和传输层部件支持的事务操作使能信息,包括读、写、有响应写、流写、读-修改-写与维护操作6种I/O逻辑操作和门铃操作。本文对设计的逻辑和传输层部件进行层次化的模拟验证,同时对验证方案和验证结果进行了描述,验证结果表明,设计的逻辑和传输层部件能够实现Rapid IO事务收发、优先级重排序、链路支持最多8个最大Rapid IO包缓存,能够支持1x/2x/4x通道,传输速率1.25 Gbps、2.5 Gbps、3.125 Gbps和5.0Gbps,达到了DSP-X芯片的设计规范要求。

关键词： srio 逻辑层传输层模拟验证 OB发送 IB接收

基于Serial RapidIO的远距离高速数据传输

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电子测量技术 2021年第21期44卷 125-132页

作者：辛云旭文丰张凯华中北大学仪器科学与动态测试教育部重点实验室电子测试技术国家重点实验室太原030051

为解决传统总线在FPGA与FPGA之间高速数据传输时在带宽、灵活性、传输距离和可靠性等方面的不足,提出了一种基于Serial RapidIO(srio)互连体系结构和光电转换模块为一体的远距离高速数据传输方案。该方案以Xilinx的ZYNQ7000系列FPGA和Ki... 详细信息

为解决传统总线在FPGA与FPGA之间高速数据传输时在带宽、灵活性、传输距离和可靠性等方面的不足,提出了一种基于Serial RapidIO(srio)互连体系结构和光电转换模块为一体的远距离高速数据传输方案。该方案以Xilinx的ZYNQ7000系列FPGA和Kintex7系列FPGA为RapidIO的互连设备,通过调用Xilinx的IP核实现srio传输协议并对逻辑层的用户接口编程完成通信,数据交换接口采用光电转换模块以光缆替代电缆实现远距离数据交换。经过大量测试试验,该方案在通信两端连接10 km光缆实现的传输速度为444 Mbit/s,传输过程零误码零丢帧,且系统运行稳定、可靠。

关键词： FPGA srio 光电转换远距离高速传输