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A 12-bit 40-MS/s sha-less pipelined ADC using a front-end RC matching technique

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Journal of Semiconductors 2011年第1期32卷 85-89页

作者：范明俊任俊彦舒光华过瑶李宁叶凡许俊 State Key Laboratory of ASIC & Systems Fudan University Micro-Nanoelectronics Science and Technology Innovation Platform Fudan University The MediaTek Inc.

A12-Bit 40-MS/s pipelined analog-to-digital converter （ADC） incorporates a front-end RC constant matching technique and a set of front-end timing with different duty cycle that are beneficial for enhancing linearity in sha-less architecture without tedious verification in back-end layout simulation. Employing sha-less, opampsharing and low-power opamps for low dissipation and low cost, designed in 0.13μm CMOS technology, the prototype digitizes a 10.2-MHz input with 78.2-dB of spurious free dynamic range, 60.5-dB of signal-to-noise- and-distortion ratio, and -75.5-dB of total harmonic distortion （the first 5 harmonics included） while consuming 15.6-mW from a 1.2-V supply.

关键词： analog-to-digital converter opamp-sharing RC matching sha-less low-power

sha-less型流水线ADC的误差分析及校准技术研究

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SHA-less型流水线ADC的误差分析及校准技术研究

作者：田征西安电子科技大学

学位级别：硕士

模数转换器(ADC)是模拟信号和数字信号处理系统的纽带,随着无线通讯快速发展,对ADC的要求也越来越高,人们希望在提升ADC的速度和精度的同时,尽可能的降低功耗。流水线ADC由于其流水的工作模式和特有的冗余位校正算法,在高速高精度的场... 详细信息

模数转换器(ADC)是模拟信号和数字信号处理系统的纽带,随着无线通讯快速发展,对ADC的要求也越来越高,人们希望在提升ADC的速度和精度的同时,尽可能的降低功耗。流水线ADC由于其流水的工作模式和特有的冗余位校正算法,在高速高精度的场合有广泛应用,但流水线ADC较大的功耗成为其很严重的缺陷。无前端采样保持电路(sha-less)的流水线ADC可以节省大量的功耗,但也引入了一个严重的问题:ADC的第一级量化器要完成采样保持的功能,由MDAC和Sub-ADC同时采样动态的输入信号,由于这两个采样通道之间不可避免的存在失配,再加上时钟信号自身的影响,就导致了采样失配误差。这个误差是sha-less型流水线ADC必须解决的问题,尤其是对于中频(IF)采样应用,因为它严重恶化了ADC的高频性能。本文所做的研究就致力于对这种流水线结构进行误差分析和针对采样失配误差进行校正。论文分析了sha-less型流水线ADC各种误差源,包括噪声,采样保持电路误差,运放误差,Sub-ADC的误差以及电容失配导致的误差,以及sha-less型流水线ADC特有的采样失配误差。论文结合一种基于tsmc 65nm实现的,12位sha-less型高速流水线ADC,从三个方面分析了高速高精度的sha-less流水线ADC主要的误差源。分析了比较器的失调电压,介绍了失调消除技术,最终确定了本设计所采用的三级预防大加锁存器的低失调比较器结构,其中融合了输入输出失调消除技术。然后对电路的电容失配和热噪声进行了详细的分析,并分别根据电路线性度和量化噪声的约束,得到电路各电容的限制条件,并最终确定了电容的大小。最后着重分析了sha-less流水线ADC中固有的Sub-ADC和MDAC之间的采样失配误差,采样时刻偏差和采样网络带宽失配是产生采样失配误差的原因,本文定量分析了这两种误差的影响,得出结论;采样网络带宽失配在高频时可以等效为一定大小采样时刻偏差,而采样时刻偏差导致的采样误差与输入信号频率成正比。对未经过校准的12位250M流水线ADC进行仿真发现,当正弦输入信号频率从11MHz增加到261MHz时,其SNDR从73.6dB下降到56.3dB,SFDR从88.7dB下降到56.5dB。仿真结果与分析结论一致,采样失配误差严重恶化了ADC的高频性能。本文采用一种数字后台校准算法来解决这一问题。本文采用的采样失配误差校准模块包含三个电路单元,分别是:溢出检测单元、数字控制单元、可变延时单元。溢出检测单元检测第一流水线级的输出结果,将比较结果输入数字控制单元,数字控制单元产生延时调节控制码,产生的控制码作为可变延时单元的输入用来调节子ADC的采样信号延时,通过多次迭代,使得子ADC的采样时刻和MDAC采样时刻对齐,整个模数转换器可获得良好的高频性能。仿真结果显示,数字校准算法有效抑制了输入高频信号时严重的奇次谐波,改善了ADC的高频性能,使输入信号频率261MHz时,电路的SNDR提高到68.7dB,SFDR提高到77dB。在4倍内奎斯特频率(600M)处,依然能够保持60dB以上的SNDR,以及74dB的SFDR。经过校准的sha-less结构ADC具有良好的中频采样性能。2.5V模拟电压1.2V数字电压下,整个校准电路功耗3.1mW。本设计可校准的最大采样时刻偏差可达到250ps,对于高速应用的流水线ADC来说,已经足够了。

关键词： sha-less 流水线ADC 采样失配误差采样时刻偏差数字校准 IF采样

Design of Pipelined ADC Using Op Amp sharing Technique

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Journal of Measurement Science and Instrumentation 2011年第1期2卷 47-51页

作者：黄进芳锺戌彦温俊瑜刘荣宜 Dept. of Electronic Engineering National Taiwan University of Science and Technology Taipei 10672 Taiwan China ChungHwa Telecommunication Lab. Taoyuan 32601 Taiwan China

This paper presents a 10-bit 20 MS/s pipelined Analog-to- Digital Converter（ADC） using op amp sharing approach and removing Sample and Hold Amplifier（sha） or sha-less technique to reach the goal of low-power constanpfion. This design was fabricated in TSMC 0.18 wn 1P6M technology. Measurement results show at supply voltage of 1.8 V, a SFDR of 42.46 dB, a SNDR of 39.45 dB, an ENOB of 6.26, and a THDof41.82 dB are at 1 MHz sinusoidal sig- nal input. In addition, the DNL and INL are 1.4 LSB and 3.23 LSB respectively. The power onstmaption is 28.8 mW. The core area is 0.595 mm2 and the chip area including pads is 1.468 mm2.

关键词： pipelined ADC analog-to-digital comverter op amp sharing sha-less

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1GSps 14bit流水线型ADC研究

1GSps 14bit流水线型ADC研究

作者：李泽宇电子科技大学

学位级别：硕士

模数转换器（Analog to Digital Convertor,ADC）是连接模拟世界与数字设备的桥梁,是限制现代通信系统的重要芯片。随着时代的发展科技水平的提高,人们对得到信息的速度和信息的质量也提出了更高的要求,因此高性能模数转换器成为了这个... 详细信息

模数转换器（Analog to Digital Convertor,ADC）是连接模拟世界与数字设备的桥梁,是限制现代通信系统的重要芯片。随着时代的发展科技水平的提高,人们对得到信息的速度和信息的质量也提出了更高的要求,因此高性能模数转换器成为了这个时代的稀缺品。尽管如此,我国在高速高精度ADC领域的相关研究起步晚于其他国家,以至于现阶段国内ADC芯片的研发水平远低于国际先进水平,此外高性能ADC芯片的进口又受制于《瓦森纳协定》,这更加剧了实现高性能核心芯片国产化的迫切性。在众多架构的ADC中,流水线型ADC在采样率和分辨率上实现了良好的折中,成为实现高速高精度的信号传输的最优ADC架构之一。因此本文将重点研究实现高速高精度流水线型ADC的关键技术。本文首先阐述了流水线型的ADC的基本原理,并讲解了流水线型ADC中每个流水线级中都包含的采样保持电路、Sub-ADC和MDAC的功能,并分析影响它们性能的非理想因素。在此基础上,提出并分析了冗余位技术和半bit MDAC技术。分析了流水线型ADC中比较流行的sha-less结构的优缺点。本文基于40nm CMOS工艺设计了一款1GS/s 14位流水线型ADC。该ADC采用了sha-less结构,包含1个输入缓冲器和7级流水线。其中前六级流水线中采用了2.5-bit MDAC的结构,最后一级为2-bit快闪型ADC。输入缓冲器对于高速ADC是必要结构,输入缓冲器和与其相连接的采样保持电路称之为采样前端,通常采样前端是限制高速高精度流水线型ADC的性能的最主要的结构。为了提升采样前端电路的线性度,本文提出改进了传统输入缓冲器电路,并在理论分析基础上提出了电路的优化方向。栅压自举开关也是采样前端电路中非常重要的一部分,本文同样分析并总结栅压自举开关非线性产生原因。为了进一步提升ADC整体的线性度,本文在Sub-ADC和MDAC中改进了PN码注入方式,同时加入了使比较器阈值电位发生和Dither大小相等方向相反的抖动的电路。通过分析余差曲线可知,MDAC中运算放大器的输出幅度可以减小一半,因此可以提高ADC的线性度。本文设计的1GS/s 14位流水线型ADC的整体版图有效面积为958?m?442?m,整体功耗约为1W。后仿真结果表明在采样率为1GS/s,信号幅度为1.6V,信号频率频率在2GHz以内的条件下,ADC的SFDR不小于75dBc,ENOB不小于11bit。

关键词：模数转换器流水线 sha-less 采样前端阈值抖动

一种12位350MSps流水线模数转换器设计

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一种12位350MSps流水线模数转换器设计

作者：张浩田东南大学

学位级别：硕士

流水线模数转换器(Pipeline ADC)在大量电子通信系统如高性能数字通信系统、高质量视频系统和高速数据采集系统中获得了广泛的应用。随着这些应用领域相关技术的不断发展,流水线ADC的设计也随着集成电路工艺的进步逐步向更高速度、更高... 详细信息

流水线模数转换器(Pipeline ADC)在大量电子通信系统如高性能数字通信系统、高质量视频系统和高速数据采集系统中获得了广泛的应用。随着这些应用领域相关技术的不断发展,流水线ADC的设计也随着集成电路工艺的进步逐步向更高速度、更高精度、更低功耗和更低电源电压等技术方向发展。这些发展趋势对传统的流水线ADC设计提出了巨大的挑战,传统流水线ADC设计依赖高增益高带宽运算放大器来实现高精度。本论文介绍了流水线ADC的原理,并基于40nm CMOS工艺设计了一款12bit350MSps流水线ADC。本文首先介绍了流水线ADC的基本工作原理和组成单元,然后对影响流水线ADC的非理想因素进行了分析。确定了流水线ADC整体架构为2+2.5×4+3,并采用sha-less架构和电容逐级缩减来降低功耗。由于先进CMOS工艺中低电源电压的限制,高增益高带宽的运算放大器难以实现,本文采用了两级运放实现低增益高带宽。为了解决运放低增益和电容失配带来的级间增益误差,采用了一种利用电容修调的前台校准技术对级间增益误差进行校准。本文设计的流水线ADC核心电路版图面积为750μm×250μm,整体功耗为123m W。后仿真结果表明在采样率为350MSps,输入信号幅度峰峰值1.4V,信号频率在175MHz以内的条件下,ADC的SFDR不小于73.29d B,ENOB不低于10.11bit,满足设计指标要求。

关键词：流水线ADC sha-less 增益校准数字校正

一种应用在5G通信基站的高速Pipelined ADC设计

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一种应用在5G通信基站的高速Pipelined ADC设计

作者：史帅帅电子科技大学

学位级别：硕士

第四代移动通信系统(4G)已经普及全球,5G的研发是当下研究热点。在5G通信时代到来之前,基站的设计以及布局需要更新换代。在5G基站中,高速高精度ADC芯片将是不可或缺的一部分。高速ADC的结构主要有快闪型、折叠插值型、流水线型、逐次... 详细信息

第四代移动通信系统(4G)已经普及全球,5G的研发是当下研究热点。在5G通信时代到来之前,基站的设计以及布局需要更新换代。在5G基站中,高速高精度ADC芯片将是不可或缺的一部分。高速ADC的结构主要有快闪型、折叠插值型、流水线型、逐次逼近型等。其中流水线型ADC相较其它结构具有精度、速度、面积以及功耗上的优势。随着工艺的更新换代,在先进的40nm CMOS工艺下,器件的截止频率高达300GHz,但是本征增益和输出电阻方面相当低。在低电源电压(1.2V)下,采用传统的高增益运算放大器来实现高速高精度的ADC无疑是一项十分艰巨的任务。在对传统流水线ADC的工作原理以及误差来源进行详细分析后,本文结合sha-less、栅压自举、电容缩放、摆幅缩放、下极板采样等技术,主要完成了如下工作:(1)首级采用开关电容比较器结构,以提高无采样保持放大电路中输入到sub-ADC和MDAC采样通路的匹配度;(2)后级sub-ADC中采用对阈值电压的预采样技术,以缓解后级比较器的压力;(3)另外,首级采用3-bit的结构,理想级间增益为2,进一步缓解了首级MDAC对运放线性度,增益的要求;(4)采用高带宽高线性度的运放结构简化了模拟设计以及数字校准的复杂度;(5)可调的偏置电流和可编程的反馈电容增强了ADC设计的鲁棒性;(6)采用自定义的单端输出接口,减少输出PAD的数量,节省了整体芯片的面积。电路原理图仿真验证后,基于40nm CMOS工艺库,对整体版图进行布局布线,并独立完成了模拟后端版图的绘制、后仿以及优化,最终整体芯片面积为3mm?1mm。55摄氏度的tt工艺角下,带瞬态噪声进行后仿,结果表明,1GS/s的采样率,输入信号频率476.5625MHz,差分满摆幅1.2V的情况下,经校准后ADC有效位数达到9.72位,信噪比61.93dB,无杂散动态范围66.64dB,总功耗约185mW,FOM值为0.22pJ/conv。

关键词：高速流水线ADC sha-less 增益误差数字校准

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无采样保持运放的12位流水线A/D转换器

电子产品世界 2011年第5期18卷 39-42页

作者：赵晓晓李福乐清华大学微电子研究所北京100084

设计了一个12位200MS/s中频采样的流水线ADC,将输入信号采样保持功能集成在第一级级电路中,从而省去了采样保持运算放大器电路(sha-less)。设计了带有占空比稳定功能的时钟延迟锁相环电路(DLL),同时有效控制采样时钟的抖动保证高频输入... 详细信息

设计了一个12位200MS/s中频采样的流水线ADC,将输入信号采样保持功能集成在第一级级电路中,从而省去了采样保持运算放大器电路(sha-less)。设计了带有占空比稳定功能的时钟延迟锁相环电路(DLL),同时有效控制采样时钟的抖动保证高频输入信号的转换性能。

关键词：流水线A/D转换器 sha-less DLL 增益自举密勒补偿OTA 片上参考驱动动态比较器