检索结果-南通市图书馆

电子技术应用 2005年第2期31卷 74-77页

作者：田丰邓建国李巍贾治华西安交通大学信息与通信工程系 710049

介绍了sdram的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用sdram控制器的方案。

关键词： sdram控制器 VHDL 命令 FPGA实现通用存储时序方案基本操作

用于HDTV视频解码器的高性能sdram控制器

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电子与信息学报 2007年第6期29卷 1332-1337页

作者：赵强罗嵘汪蕙杨华中清华大学电子工程系北京100084

该文提出了一种适用于HDTV视频解码器的高性能sdram控制器。通过为sdram控制器设置多个端口并集成仲裁功能,该sdram控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的sdram控制器内建流水... 详细信息

该文提出了一种适用于HDTV视频解码器的高性能sdram控制器。通过为sdram控制器设置多个端口并集成仲裁功能,该sdram控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的sdram控制器内建流水线式的地址和数据路径,配合sdram本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的sdram控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。

关键词： HDTV sdram控制器视频解码

基于DDR sdram控制器时序分析的模型

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计算机工程 2005年第17期31卷 182-184页

作者：程晓东郑为民唐志敏中国科学院计算技术研究所北京100080

定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR sdram控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简... 详细信息

定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR sdram控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。

关键词：时钟逻辑方程 DDR sdram控制器时序模型

地震数据采集中基于FPGA的多DDR sdram控制器设计

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中国科学技术大学学报 2010年第9期40卷 939-945页

作者：马灵杨俊峰宋克柱王砚方中国科学技术大学近代物理系安徽合肥230026

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR sdram控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数... 详细信息

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR sdram控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.

关键词： FPGA DDR sdram控制器乒乓存储 SignalTapⅡ逻辑分析仪

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一种sdram控制器的设计电路

现代电子技术 2022年第4期45卷 35-38页

作者：黄海生党成李鑫叶小艳西安邮电大学电子工程学院陕西西安710121

针对以太网映射器芯片中以太网链路和HDLC链路之间存在不同速率数据链路通信的相互转换问题,文中提出一种sdram控制器的设计方案并采用Verilog HDL来实现。在该设计电路中,仲裁器处理以太网链路和HDLC链路与sdram之间的数据传送请求,以... 详细信息

针对以太网映射器芯片中以太网链路和HDLC链路之间存在不同速率数据链路通信的相互转换问题,文中提出一种sdram控制器的设计方案并采用Verilog HDL来实现。在该设计电路中,仲裁器处理以太网链路和HDLC链路与sdram之间的数据传送请求,以太网模块将接收到的数据写入IN_FIFO缓冲区,仲裁器负责将IN_FIFO中的数据导入sdram。在约定信息速率(CIR)控制器的作用下,仲裁器将sdram中的数据写入OUT_FIFO缓冲区,HDLC模块将OUT_FIFO中的数据读出。采用双缓存模块的设计对写入与读出的数据进行缓存,既可减少资源消耗又能够提高sdram的读写速率;同时增设CIR控制器来控制从sdram中读出的以太网数据是否采用规定的速率。结果表明,文中设计的电路输入数据与输出数据完全一致,能够很好地解决不同数据链路在进行数据交互时的吞吐量差异问题。

关键词：以太网映射器链路通信 sdram控制器 Verilog HDL 约定信息速率双缓存以太网数据吞吐量差异

LED显示控制系统中sdram控制器的设计

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液晶与显示 2009年第3期24卷 423-428页

作者：郑喜凤尹柱霞严飞中国科学院长春光学精密机械与物理研究所吉林长春130033 中国科学院研究生院北京100039

对应用在LED显示控制系统中的sdram控制器进行了设计,实现了256×64像素点的实时显示控制,采用XILINX公司的现场可编程逻辑器件(FPGA)XC3S250E作为系统的硬件载体。动态内存的采用打破了静态RAM的使用局限,具有频率高、空间大和成本低... 详细信息

对应用在LED显示控制系统中的sdram控制器进行了设计,实现了256×64像素点的实时显示控制,采用XILINX公司的现场可编程逻辑器件(FPGA)XC3S250E作为系统的硬件载体。动态内存的采用打破了静态RAM的使用局限,具有频率高、空间大和成本低的优点。本控制器采用VHDL语言进行程序编写,核心部分由状态机组成并采用新颖的读写方式来提高系统的总线利用率,具有较好的系统性和通用性。

关键词： LED显示控制系统 sdram控制器现场可编程逻辑器件 VHDL

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DDR2 sdram控制器的设计与实现

微电子学与计算机 2005年第3期22卷 203-207页

作者：赵天云王洪迅郭雷毕笃彦西北工业大学自动化学院陕西西安710072 空军工程大学工程学院陕西西安710038

本文介绍了DDR2SDR AM的基本特征,并给出了一种DD R2sdram控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题。

关键词： DDR2 sdram控制器 FPGA 锁相环状态机

引信体目标视频回波模拟器sdram控制器的FPGA设计

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微电子学 2005年第1期35卷 102-104页

作者：郑哲李加琪吴嗣亮北京理工大学电子工程系北京100081

针对引信体目标视频回波模拟器中高速大数据量传输、下载和存储的需要,提出了用现场可编程门阵列(FPGA)设计sdram控制器的方案和方法。该控制器与常规sdram控制器不同,它以长度120个字为一组进行突发(Burst)的读写,内部操作也不同于... 详细信息

针对引信体目标视频回波模拟器中高速大数据量传输、下载和存储的需要,提出了用现场可编程门阵列(FPGA)设计sdram控制器的方案和方法。该控制器与常规sdram控制器不同,它以长度120个字为一组进行突发(Burst)的读写,内部操作也不同于整页的读、写操作机制,而是采用了内部计数器到固定周期数给出截断(Terminate)和预充电(Precharge)命令的一种操作方式。经验证,该控制器在片工作频率可达100 MHz,满足了引信体目标视频回波模拟系统对引信与目标的相对运动参数预先产生回波数据的高速大数据量下载的要求。

关键词：模拟器 FPGA sdram sdram控制器