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2.5～40Gb/s光收发关键器件芯片技术

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中国有色金属学报 2004年第F1期14卷 369-380页

作者：朱恩王志功冯军黄颋王欢陈海涛孟凡生杨守军吴春红仇应华沈桢郁伟嘉王雪艳程树东孙玲费瑞霞王峻峰刘欢艳陈明洁东南大学无线电工程系射频与光电集成电路研究所

介绍了2.5～40Gb/s的光通信收发器处理芯片的研究情况,芯片功能包括复接器、激光驱动器、前置放大器与限幅放大器、时钟恢复和数据判决电路以及分接器。采用的工艺有0.18/0.25μmCMOS,0.15/0.2μmGaAsPHEMT和2μmGaAsHBT等,采用多项目... 详细信息

介绍了2.5～40Gb/s的光通信收发器处理芯片的研究情况,芯片功能包括复接器、激光驱动器、前置放大器与限幅放大器、时钟恢复和数据判决电路以及分接器。采用的工艺有0.18/0.25μmCMOS,0.15/0.2μmGaAsPHEMT和2μmGaAsHBT等,采用多项目晶圆方式和国外先进的工艺生产线进行芯片制作。研究中采用了高速电路技术和微波集成电路技术,如采用scfl电路、超动态D触发器电路、同步注入式VCO、分布放大器、共面波导和传输线技术等。在SDH155Mb/s～2.5Gb/s的收发器套片设计方面已实现产品化。还介绍了10Gb/s的收发器套片产品化问题,如封装问题等,讨论了40Gb/s以上速率芯片技术的发展趋势,包括高速器件建模和测试问题等。

关键词：光纤通信 SDH 超高速集成电路收发器 CMOS GaAs PHEMT HBT scfl VCO

应用于100G以太网的高速复接器和锁相环设计

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应用于100G以太网的高速复接器和锁相环设计

作者：谢天东南大学

学位级别：硕士

随着大数据时代下飞速发展的数据流量需求不断扩大,100G甚至400G以太网的应用越来越广泛。随着100G技术及标准日趋完善,全球各地的数据中心正在加速建设100G网络。100G以太网是由IEEE.802.3ba工作小组颁布的以太网标准,其中物理层的PMA... 详细信息

随着大数据时代下飞速发展的数据流量需求不断扩大,100G甚至400G以太网的应用越来越广泛。随着100G技术及标准日趋完善,全球各地的数据中心正在加速建设100G网络。100G以太网是由IEEE.802.3ba工作小组颁布的以太网标准,其中物理层的PMA子层的主要功能就是实现N:1的复接,以适配PMD子层的电或光器件。一种可行的电接口方案是4×25G的方案,对应的难度在于PMA对应的25Gb/s的SERDES技术。因此,对于25Gb/s的高速复接器和锁相环设计的研究具有重要的实际意义与应用价值。本文研究由此展开,主要内容如下:25Gb/s的4:1高速MUX电路设计。研究在输出速率较高的情况下,4:1MUX设计方法以及思路,主要在准确性以及功耗的问题上,对于MUX中电路的低速模块采用了功耗较小的CMOS电路,出于传输准确性的考虑,电路的高速模块则采用scfl结构设计,在满足传输准确性的前提下尽可能的降低功耗。输出时钟为12.5GHz的锁相环电路设计。设计了Type-II型锁相环电路,为MUX电路提供高速的时钟频率。VCO采用传统的交叉耦合的LC结构,从而获得较低的相位噪声与功耗,分频器用触发器构成,电路引出输出信号的2分频端口,提供6.25G的时钟频率作为MUX电路的低速时钟。本文完成了整个MUX电路以及PLL的版图设计以及后仿真,版图面积(包含焊盘)为925μm×840μm,后仿结果表明,4路6.25Gb/s的数据信号经过MUX电路的传输,能够准确地到达输出端,眼图的水平张开幅度达到0.8UI,垂直张开幅度(包含焊盘仿真)达到了200m V,锁相环部分的VCO相位噪声为-173d Bc/Hz,时钟的抖动为0.074UI,在65nm的工艺下,电路的功耗为252m W。

关键词：树形结构 PLL CMOS scfl

超高速0.18μmCMOS复接器集成电路设计

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超高速0.18μmCMOS复接器集成电路设计

作者：张伟南京理工大学

学位级别：硕士

数据复接器是高速数据通信系统中的关键模块，是并串转换中的基本部件。不断增加的网络带宽需求已使数据传输率达到Gb／s以上，为了在光纤通信的发射端实现系统集成、低成本和低功耗的要求，需要采用CMOS工艺实现高速复接。论文的主要... 详细信息

数据复接器是高速数据通信系统中的关键模块，是并串转换中的基本部件。不断增加的网络带宽需求已使数据传输率达到Gb／s以上，为了在光纤通信的发射端实现系统集成、低成本和低功耗的要求，需要采用CMOS工艺实现高速复接。论文的主要工作是研究和设计CMOS高速复接集成电路，工作重点是集成电路的系统设计、结构选择、电路设计、器件参数优化和版图设计。本文介绍了一种10Gb／s的高速4∶1复接器集成电路。此集成电路采用0.18微米标准CMOS工艺制造，使用1.8伏的电源。这里使用树型结构源极耦合场效应管逻辑（scfl）电路实现，因为电流逻辑抗干扰能力强，具有比静态CMOS逻辑更高的速度。树型结构的使用降低了大部分电路的工作速率，从而简化了设计，也减小了芯片功耗。在2∶1并串转换单元中采用了改进的并行结构以获得充足的时间裕量和消除时钟偏差。这些单元中，使用了一个主从触发器，一个主从主触发器和多个缓冲器，达到了调整进入数据选择器的时钟和数据间的相位关系的目的。此外，为了避免高速时序电路中常见的时钟偏差，时钟通道采用负时钟偏差系统，并在时钟树中放置了缓冲器。为了降低系统和时钟电路的设计难度以及节省功耗，复接体系采用了半速时钟的结构。为了拓展数据选择器的带宽，在设计中采用了有源电感的并联峰化。仿真结果表明：最高速度达到13.5Gb／s，电路功耗大约313mW。输入峰峰值400mV的差动信号时，复接器输出电压摆幅达到接近400mV。检测结果显示了分频器的性能。复接器芯片面积约为0.97×0.88mm。

关键词：复接器树型结构选择器分频器 CMOS scfl

0.18μmCMOS 10 Gbit/s分接器设计

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电子工程师 2004年第3期30卷 5-6,9页

作者：徐阳冯军东南大学射频与光电集成电路研究所江苏省南京市210096

分析了分接器的电路原理及系统结构 ,通过比较 ,给出了最优的实现方案。使用TSMC 0 .18μmCMOS工艺设计出了速率为 10Gbit/s的分接器。简要介绍了单元电路的电路结构 ,给出了仿真结果和版图。芯片的电源供电电压为 1.8V ,功耗为 4 0 0mW。

关键词： CMOS 分接器光纤通信同步数字系列 scfl

10Gbit/s0.18μmCMOS光纤通信用数据判决电路设计

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电子工程师 2004年第3期30卷 20-22页

作者：陆竞虞冯军东南大学射频与光电集成电路研究所江苏省南京市210096

介绍了采用TSMC公司 0 .18μmCMOS工艺设计速率为 10Gbit/s的数据判决电路 ,分析了数据判决电路的系统结构以及单元电路结构 ,给出了仿真结果。该电路采用 + 1.8V电源供电 ,功耗为 10 2mW ,5 0Ω负载上单端输出摆幅 4 0 0mV。整个芯片... 详细信息

介绍了采用TSMC公司 0 .18μmCMOS工艺设计速率为 10Gbit/s的数据判决电路 ,分析了数据判决电路的系统结构以及单元电路结构 ,给出了仿真结果。该电路采用 + 1.8V电源供电 ,功耗为 10 2mW ,5 0Ω负载上单端输出摆幅 4 0 0mV。整个芯片面积为 0 .80mm× 1.0 5mm。

关键词： CMOS 光纤通信数据判决电路 scfl