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高性能收发信机中逻辑控制部分的设计与实现

高性能收发信机中逻辑控制部分的设计与实现

作者：刘志军北京邮电大学

学位级别：硕士

本文内容为作者在工信部电子信息产业发展基金资助的“宽带无线接入平台中高性能射频前端的开发”项目中所承担的工作。射频前端是通用射频仪器研发的瓶颈,其难度在于同时支持多制式、宽频段、高精度和大动态范围。本项目中的射频前端... 详细信息

本文内容为作者在工信部电子信息产业发展基金资助的“宽带无线接入平台中高性能射频前端的开发”项目中所承担的工作。射频前端是通用射频仪器研发的瓶颈,其难度在于同时支持多制式、宽频段、高精度和大动态范围。本项目中的射频前端子系统硬件平台由射频通路模块,宽带频率综合器模块和数字逻辑控制模块构成。为支持多制式以及与基带处理之间的大数据量传输,需要有高速总线接口和灵活的控制与配置逻辑,这也是作者在毕设期间的主要研究内容。作者设计并实现了收发信机逻辑控制部分中PCI接口模块,高速串行通信rocketio模块和FPGA动态配置模块,工作涵盖需求分析、概要设计、详细设计、FPGA开发、仿真到现场调试。最终为射频前端和基带板间提供了线速率2Gbps的IQ数据传输链路,为射频前端和主控系统提供了速率为60MByte/s的控制链路。本文的主要内容如下：一、介绍课题来源及研究意义。二、介绍了FPGA原理以及本项目采用的Xilinx V5系列FPGA的特点、开发流程和设计技巧。三、分析了射频前端控制部分功能需求,针对实际需求提出采用两块FPGA芯片实现的方案,并对整体功能进行了划分。四、设计并实现了收发信机逻辑控制部分功能,包括完成芯片功能架构、主要功能模块以及模块之间的通信接口设计。五、完成系统关键模块的仿真,并给出了部分功能的实测结果。六、对整篇论文进行了总结及展望。

关键词： pci总线 rocketio fpga设计动态下载

基于PCI Express总线的高速数据采集系统硬件设计与实现

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基于PCI Express总线的高速数据采集系统硬件设计与实现

作者：杨阳南京理工大学

学位级别：硕士

随着计算机和超大规模集成电路技术的不断发展,数据采集系统已应用到更广阔的领域,同时也给数据传输技术提出了更高的要求。传统的并行总线由于自身的同步需要,在时钟速率上受到了很大限制。相比之下,串行总线所具备的自定时特点,不需... 详细信息

随着计算机和超大规模集成电路技术的不断发展,数据采集系统已应用到更广阔的领域,同时也给数据传输技术提出了更高的要求。传统的并行总线由于自身的同步需要,在时钟速率上受到了很大限制。相比之下,串行总线所具备的自定时特点,不需要脉冲时钟的存在,可以达到很高速率,已成为传输技术的发展趋势。在新一代的总线标准中,PCI Express总线采用完全的串行传输体系,支持点对点传输,并有望在速率上达到铜缆极限值。本论文研究了基于PCI Express总线的数据采集系统及其硬件实现,在介绍PCIExpress总线技术的基础上,给出了完整的硬件设计方案,包括高速串行A/D的数据接收,数据缓存,PCI Express总线的实现等,并以Virtex V系列的FPGA为平台进行仿真设计。在设计方案中,使用FPGA提供的rocketio模块完成对高速串行A/D的数据接收,采用GN4124实现本地总线到PCIe总线的转换,并通过FPGA完成数据转换和传输控制功能。具体实现中,详细介绍了数据采集、总线部分,并描述了数字逻辑中各模块特别是直接内存访问模块完成的功能。本设计的PCI Express是以×4通道实现的,如果能扩展其通道数量,总线性能将进一步提高。

关键词：数据采集 PCI Express GN4124 rocketio 直接内存访问

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星上交换测试设备的研究与开发

星上交换测试设备的研究与开发

作者：张沁西安电子科技大学

学位级别：硕士

伴随着我国科研实力的不断增强,人们对航空航天技术的关注度越来越高,推动了航天事业包括空间通信技术的迅猛发展。这就使得基于FPGA的大容量星上交换机的研究与开发工作向更深层次展开。由于大容量星上交换机工作环境的特殊性与交换容... 详细信息

伴随着我国科研实力的不断增强,人们对航空航天技术的关注度越来越高,推动了航天事业包括空间通信技术的迅猛发展。这就使得基于FPGA的大容量星上交换机的研究与开发工作向更深层次展开。由于大容量星上交换机工作环境的特殊性与交换容量的需求,交换板与外围高速通信设备之间就需要采用专用稳定的高速接口互连互通。但在对星上交换机进行功能及性能测试时,因其采用非标接口及非标信息传输格式,无法使用现有的网络协议分析仪进行测试,因此就需要研制一个能完成接口及数据帧格式转换的星上交换测试设备。通常使用的网络协议分析仪是Test Center,输出的接口为标准光/电以太网接口,输出的测试帧为以太网协议帧。而星上交换机的接口有LVDS接口、Rocket IO接口等,星上交换机采用的帧格式也是专用格式,所以星上交换测试设备不仅需要把以太网接口适配成LVDS接口、Rocket IO接口,还需要将以太网帧转换成星上的非标专用帧。本文首先介绍了星上交换测试设备的研究背景以及意义;其次,根据任务需求,介绍星上交换测试设备研究的关键技术,提出总体设计实现方案;第三,详细介绍10G以太网接口、LVDS接口以及Rocket IO接口;第四,详细描述了输入处理模块,帧格式转换模块,轮询模块,输出处理模块等核心模块的设计与实现;最后,搭建仿真平台及实物平台对代码功能进行测试与验证,对测试过程中遇到的各种问题进行分析和总结。测试结果验证了测试设备设计方案正确,工作稳定,能够满足星上交换机的测试需求,达到了预期目标。

关键词：星上交换以太网 rocketio AURORA LVDS接口

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基于FPGA的通信信号处理的设计与实现

基于FPGA的通信信号处理的设计与实现

作者：耿昕南京理工大学

学位级别：硕士

基于FPGA的通信信号处理技术,是指在基于FPGA的硬件平台上,分别对通信系统中的发送端和接收端信号进行处理的通信技术。本文以制导雷达与拦截导弹的实时通信为研究背景,通过信息交换,由制导雷达控制拦截导弹的飞行航迹,从而达到摧毁敌... 详细信息

基于FPGA的通信信号处理技术,是指在基于FPGA的硬件平台上,分别对通信系统中的发送端和接收端信号进行处理的通信技术。本文以制导雷达与拦截导弹的实时通信为研究背景,通过信息交换,由制导雷达控制拦截导弹的飞行航迹,从而达到摧毁敌方目标的目的。制导雷达与拦截导弹需要隐蔽通信,鉴于直接序列扩频（DSSS）技术具有良好的抗干扰和隐蔽性,故将其应用于本通信系统设计中。本文主要围绕两个部分展开：一个是基于FPGA的通信信号处理部分,另一个是通信信号的光纤传输部分。本文从通信系统设计入手,给出了制导雷达与拦截导弹通信的系统结构图与流程图,详细讨论了扩频通信技术和通信系统同步方法;其次,给出了本设计的硬件实现平台,具体描述了基于Virtex-2FPGA的信号采集板与Virtex-5FPGA的信号处理板的硬件设计,并重点讨论了rocketio核的结构;然后,详细阐述了系统的软件设计与实现,其中系统软件设计分为信号处理和信号采集与光纤传输两部分,针对每个部分设计了相应的流程图,运用VHDL语言对其进行编程实现,并给出了对应的Modelsirn软件仿真图;最后,经系统调试后在基于Virtex-5FPGA的信号处理板硬件平台上实现了通信信号处理流程。系统调试结果表明：通过与Matlab及Modelsim仿真结果对比,验证了本文的通信系统设计与通信流程设计合理,通信系统软件设计正确,实现了实时通信的目的;通过资源消耗分析,给出了设计的优化建议。

关键词：扩频通信技术 rocketio 通信信号处理 FPGA实现

Gbps无线通信系统信号汇聚板的研究与实现

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Gbps无线通信系统信号汇聚板的研究与实现

作者：林平平北京邮电大学

学位级别：硕士

随着个人移动通信的发展和用户需求量的增加,第四代移动通信的发展已进入预研阶段。本文以国家863计划重大项目“Gbps无线传输关键技术与试验系统研究开发”为背景,设计基于ATCA体系架构的信号汇聚板。本设计在遵循ATCA规范的基础上,采... 详细信息

随着个人移动通信的发展和用户需求量的增加,第四代移动通信的发展已进入预研阶段。本文以国家863计划重大项目“Gbps无线传输关键技术与试验系统研究开发”为背景,设计基于ATCA体系架构的信号汇聚板。本设计在遵循ATCA规范的基础上,采用了内嵌高性能PowerPC和rocketio高速串行收发器的Virtex-5 FX130T作为实现MAC层功能信号汇聚板的处理芯片,并扩展了系统智能平台管理和配置等辅助功能,满足了Gbps系统高数据吞吐量、高实时性和高扩展性的要求。本文将围绕Gbps系统中信号汇聚板的研究和硬件实现展开工作。首先,本文概述了论文的研究背景;说明了论文的主要工作和论文结构安排。本文第二章首先对Gbps系统通信架构和处理芯片需求进行了具体分析。研究并分析了基于ATCA架构的硬件平台实现方式,分析比较多种常用的信号处理芯片,确定Virtex-5 FX130T作为信号汇聚板处理器,满足了Gbps系统对硬件平台、数据吞吐量等需求。最后,在前期研究基础上,提出ATCA信号汇聚板硬件实现具体目标。本文第三章对ATCA信号汇聚板的各个功能电路进行了研究和设计,具体工作主要包括rocketio电路设计、以太网电路设计、时钟电路设计、配置及管理电路设计、子板接口设计、DDRII电路、电源电路设计和复位电路设计。本文第四章对ATCA信号汇聚板的关键信号进行了信号完整性仿真分析。分析了rocketio电路、千兆以太网接口和高速时钟接口的信号完整性,为上述信号汇聚板硬件实现中布局布线提出了指导性原则,保证板子工作稳定可靠。第五章对全文进行了总结,总结本文的研究工作及意义,并对未来的工作方向提出了展望。

关键词： IMT-Advanced Gbps ATCA rocketio PowerPC 信号完整性

高分辨SAR/InSAR实时信号处理通信系统及数据预处理设计与实现

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高分辨SAR/InSAR实时信号处理通信系统及数据预处理设计与实现

作者：张涛西安电子科技大学

学位级别：硕士

合成孔径雷达(Synthetic Aperture Radar,SAR)是一种能够对目标场景进行探测成像的遥感设备。它不同于光学成像受限于云层,或者白天黑夜等的影响,可以全天时、全天候的对目标场景进行探测成像,得到二维高分辨图像。干涉合成孔径雷达(Int... 详细信息

合成孔径雷达(Synthetic Aperture Radar,SAR)是一种能够对目标场景进行探测成像的遥感设备。它不同于光学成像受限于云层,或者白天黑夜等的影响,可以全天时、全天候的对目标场景进行探测成像,得到二维高分辨图像。干涉合成孔径雷达(Interferometric Synthetic Aperture Radar,InSAR),是在SAR的基础上增加了一个天线,在高速运动平台飞行过程中利用两个天线分别接收信号回波,得到两幅具有相干性的SAR图像。然后经过图像配准、滤波、相位解缠等算法处理得到高精度的数字高程图(Digital Elevation Model,DEM),将二维测量拓展到了三维测量。SAR/InSAR处理系统相较于其他遥感设备具有其独特优势,所以在军事和民用领域应用极广。SAR/InSAR技术具有很高的研究价值,而SAR/InSAR实时信号处理系统更是其中的焦点。SAR/InSAR算法实现复杂,处理数据量和运算量也随着照射场景、分辨率和DEM精度的提高不断增加,而常规的SAR/InSAR处理系统动辄几十秒或分钟级的处理时间,难以满足一些对实时性要求比较高的应用场景。考虑到实时处理的需求,本文通过信号采集系统和信号处理系统为核心以及一些其他辅助子系统完成SAR/InSAR实时信号处理系统设计。其中信号采集系统主要由一块AD9680BCPZ-1250和一块Xilinx公司的FPGA芯片xcku040-ffva1156-2-i作为核心完成模拟信号的采集,并根据SAR/InSAR成像处理的特点在FPGA上实现一些数据预处理算法。与此同时,因为整个实时处理系统有大量数据需要通信,所以一个高效稳健的通信系统是其正常稳定工作的基础。本文的主要研究内容及创新点如下:1.本文深入研究SAR/InSAR实时信号处理系统。针对实时处理过程中的大量数据的存储问题,通过增加一个存储系统来解决实时成像过程中的数据存储问题,本文提出使用串行连接收发器(rocketio)作为信号采集系统与数据存储系统之间的主控接口,从而实现数据的实时通信、跨时钟域传输、位宽转换和实时响应控制,设计开发了实时处理系统的数据存储和回放模块;同时搭建一个上位机,使用相应的配置命令,通过RS-422串口对回放模块进行配置,以适用更多场景。2.针对InSAR成像双路数据并行处理后难以快速发送影响后续实时处理的问题,本文提出了一种基于有限状态机的数据快速发送方法,利用单路SRIO(Serial Rapid Input Output,SRIO)接口开发信号采集系统和数据存储系统的通信模块,解决了InSAR双路大量数据难以快速发送的问题,使得InSAR双路数据可以迅速完成数据封装、响应和发送,并在实时处理系统中得以验证。3.完成了高分辨率InSAR主辅图像双路实时信号预处理,针对InSAR双通道AD四路数据采集造成的与实时处理时钟不匹配的问题,提出通过四路AD低采样频率进行数据采集后,再并行进行数字下变频处理获得高重频采样数据的InSAR双路高速数据采集方法,解决采样频率与实际处理时钟的不匹配问题,之后再进行距离向脉冲压缩处理。针对SAR/InSAR实时信号处理过程中实际成像带宽大于成像所需多普勒带宽的问题,结合算法特点和FPGA流水处理方式,将预滤波和降采样两个步骤有机结合,解决了SAR/InSAR实时处理过程中方位向数据量过大的问题,实现了InSAR主辅图像双路成像处理,提升了系统成像效率。4.对实时处理系统预处理模块和通信系统进行测试。与雷达系统前端进行联合调试,使SAR/InSAR实时信号处理系统可以稳定高效地工作。通过实际挂飞实验,验证了SAR/InSAR实时信号处理通信系统和数据预处理的有效性。

关键词：合成孔径雷达 DEM rocketio 高速串行总线 SRIO FPGA RS-422串口实时信号处理

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B3G系统中高速总线桥的设计与实现

B3G系统中高速总线桥的设计与实现

作者：周林华中科技大学

学位级别：硕士

随着无线通信向宽带化、个人化、智能化和移动化方向发展,智能天线、多载波调制、软件无线电和MIMO(multiple-input-multiple-output,多输入多输出)空时编码等一系列新技术将应用于未来无线通信系统。如何为未来无线通信系统中诸多的处... 详细信息

随着无线通信向宽带化、个人化、智能化和移动化方向发展,智能天线、多载波调制、软件无线电和MIMO(multiple-input-multiple-output,多输入多输出)空时编码等一系列新技术将应用于未来无线通信系统。如何为未来无线通信系统中诸多的处理、控制单元提供一种高效、高带宽、灵活的互连架构,如何将MAC(Medium Access Control,媒体接入控制子层)及高层协议处理模块和物理层有效的连接起来,如何降低成本并且提高开发效率,成为未来无线通信系统设计中极具挑战性的难题。本论文针对上述问题,提出了一种适合于B3G系统中高速传输的总线桥架构。其主要工作和贡献包括以下方面: (1)引入PCI(Peripheral Component Interconnect,外设部件互连)总线作为MAC及高层协议处理模块的数据交换总线,处理高速并行数据的传输;(2)引入rocketio高速串行接口作为板间交换接口,处理高速串行数据的传输以及实现串并转化功能。引入内嵌有Rocket IO模块的高性能FPGA(Field Programmable Gate Array,现场可编程门阵列)能有高效的将FPGA的处理功能与数据的高速传输无缝结合,既提高了系统的性能,也提高了系统的开发效率;(3)结合PCI总线以及RcoketIO的引入,设计了MAC及高层协议处理模块和物理层处理模块之间的高速总线桥的结构,并且给出了高速总线桥的具体实现。 (4)在MAC接口板FPGA的逻辑设计中引入了SoC结构,在没有增加系统的成本的情况下方便和完善的进行各模块的调试,为最后系统的级联调试提供了很大的方便。

关键词： B3G 高速总线桥 PCI rocketio SoC

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FPGA可重构在高速串行系统中的应用研究

FPGA可重构在高速串行系统中的应用研究

作者：张洋大连理工大学

学位级别：硕士

高速串行连接技术取代并行技术成为当前连接系统的主流解决方案,FPGA因其并行执行效率高、可用资源多、可重复编写以及成本较低等特性越来越多的出现在高速串行系统的解决方案中。高速串行系统有时因为资源要求过大、配置方式要求灵活... 详细信息

高速串行连接技术取代并行技术成为当前连接系统的主流解决方案,FPGA因其并行执行效率高、可用资源多、可重复编写以及成本较低等特性越来越多的出现在高速串行系统的解决方案中。高速串行系统有时因为资源要求过大、配置方式要求灵活性高以及成本要求严格等特性使得单片FPGA有时都无法满足系统的要求,因此减少资源利用率以及提高串行连接系统配置的灵活性成为高速串行系统在实现基本功能的前提下需要进一步深入考虑的问题。高速串行系统的搭建是建立在串行连接收发器（rocketio）的基础上的,然后搭配相关的高速串行连接协议,协议需要完成收发器的初始化、通道绑定、编解码以及错误检测等功能,利用FPGA实现协议的好处就是电路实现相关功能的速度快,整个串行连接系统可以工作在一个较快的速度下。动态可重配置技术可以实现FPGA上部分资源的动态重新配置,在重新配置期间不会影响FPGA上其它部分电路的功能,而且由于它在实现的过程中将配置文件保存在外部的大容量的存储设备中,配置文件的大小不会受到特别大的限制,此外,同一时刻只有一个重构模块的功能在FPGA上实现,大大降低了FPGA硬件资源的占用率,节省了硬件成本。本文将Xilinx公司的基于FPGA的动态重构技术应用到高速串行连接系统中,并定量的分析采用动态重构与没有采用动态重构的系统能够实现的最大频率以及系统资源占用率的指标。本文首先探究串行连接系统的实现机理,设计一个可以用在串行连接系统中的点对点通信协议,在第三章中详细阐述各个模块的功能,并且使用Modelsim仿真以及ChipScope软件对设计好的协议进行验证,第四章中设计图像可重构高速串行系统证明协议的可用性,第五章设计基于非可重构技术实现同样功能的的对比实验,通过对比系统能够实现的最大频率以及资源占用率,探究一下动态重构技术用在高速串行系统中的优缺点。

关键词： FPGA 动态重构高速串行系统 rocketio 串行连接协议

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高速大容量雷达存储系统的研究与设计

高速大容量雷达存储系统的研究与设计

作者：牟华上海交通大学

学位级别：硕士

机载SAR成像处理的特点是数据量大、计算量大。这就对作为机载SAR成像系统基础设备之一的存储设备提出了容量和速度上的严格要求。为了满足这一要求,本文设计了一种基于FLASH的高速大容量固态存储系统,具有2TByte的容量和1GByte/s的数据... 详细信息

机载SAR成像处理的特点是数据量大、计算量大。这就对作为机载SAR成像系统基础设备之一的存储设备提出了容量和速度上的严格要求。为了满足这一要求,本文设计了一种基于FLASH的高速大容量固态存储系统,具有2TByte的容量和1GByte/s的数据率,为机载SAR提供了高速度、大容量、高实时性和高可靠性的原始数据记录及回放解决方案。调研表明,本文设计的存储系统在性能指标上领先于国内市场上的同类产品。本文从系统结构、存储策略、差错恢复等方面进行了详尽的需求分析和方案阐述,并给出了主控设备FPGA的控制逻辑设计和硬件电路设计。本文首先分析了现有的存储介质的特点和使用范围,根据实际需求选择了NAND型FLASH作为系统的存储主体。经过对NAND型FLASH特性的分析,提出了并行加流水线的存储策略,在提供高容量的前提下极大的提高了数据率,保证了系统的实时性;针对FLASH在使用过程中出现新坏块的特点,设计了基于FPGA片内缓冲的差错恢复机制,保证了系统的可靠性;同时设计了一种实用的文件系统,对多文件的存储提供支持,并保证了系统的可靠性和数据完整性。本文通过对现有数据传输接口的分析,选择rocketio作为高速的数据接口,并结合Aurora协议设计了基于rocketio的高速数据通信结构。该通信结构包括物理层和数据链路层,提供高达1GByte/s的数据率和良好的数据传输可靠性。针对多个rocketio并行工作中可能出现的数据不对齐问题,设计了一种帧同步的方法以保证数据完整性。本文设计了FPGA中的控制逻辑,为数据接口,存储主体和文件系统间提供了高效衔接并为系统的各种工作模式提供主控并设计了存储板的硬件电路。最后,对系统的记录和回放的速率进行了理论上推算,并分析了实际应用中的速率与理论值之间的差别及出现的原因。

关键词：实时数据存储 FPGA rocketio FLASH