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An efficient radix-2 fast Fourier transform processor with ganged butterfly engines on field programmable gate arrays

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Journal of Zhejiang University-Science C(Computers and Electronics) 2011年第4期12卷 323-329页

作者： Zhen-guo MA Feng YU Rui-feng GE Ze-ke WANG Department of Instrument Engineering Zhejiang University Hangzhou 310027 China

We present a novel method to implement the radix-2 fast Fourier transform (FFT) algorithm on field programmable gate arrays (FPGA).The FFT architecture exploits parallelism by having more pipelined units in the stages,and more parallel units within a *** has the noticeable advantages of high speed and more efficient resource utilization by employing four ganged butterfly engines (GBEs),and can be well matched to the placement of the resources on the *** adopt the decimation-infrequency (DIF) radix-2 FFT algorithm and implement the FFT processor on a state-of-the-art *** results show that the processor can compute 1024-point complex radix-2 FFT in about 11 μs with a clock frequency of 200 MHz.

关键词： Ganged butterfly engine (GBE) radix-2 Fast Fourier transform (FFT) Field programmable gate array (FPGA)

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CORDIC algorithm based on FPGA

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Journal of Shanghai University(English Edition) 2011年第4期15卷 304-309页

作者：戴益君毕卓 School of Mechatronics Engineering and Automation Shanghai University Micro-electronic Research and Development Center Shanghai University

It is an important problem that we implement floating point trigonometric functions of high precision with suitable hardware cost for high performance in digit image processing. The coordinate rotational digital computer （CORDIC） arithmetic to is used to solve the above problem in this paper. In order to increase the speed of operation, it chooses the pipeline architecture. The results are disposed by IEEE-754 standard. The CORDIC architecture is modeled by using the verilog HDL and verified with MATLAB program and ModelSim 6.2SE tool. A 32 bits radix-2 CORDIC architecture was implemented on the available FPGA platform. The entire CORDIC architecture operated at 126.34 MHz of clock rate with a power consumption of 318.56 mW. Its theoretical background, procedures, simulation results and conclusions are presented in this paper.

关键词： digital image processing coordinate rotational digital computer (CORDIC) piepline radix-2

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AN IMPROVED DIGITAL-REVERSED PERMUTATION ALGORITHM FOR THE FAST FOURIER ANDHARTLEY TRANSFORMS

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Journal of Electronics(China) 1998年第2期15卷 144-149页

作者： Liu Bin Xie Ping (Automation Department, Vansnan University, Qinhuangdao 066004) Automation Department Yanshan University Qinhuangdao

A more efficient permutation algorithm which has less computer operation and better structure is presented here for radix-2 FFT(FHT). It can fasten the FFT and FHT efficiently when N becomes large.

关键词： radix-2 FFT and FHT Permutation algorithm Bit-reversed order Upper-limit

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点数可配置FFT处理器ASIC设计

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电子技术与软件工程 2022年第9期 86-89页

作者：孔令甲中国电子科技集团公司第十三研究所河北省石家庄市050000

本文提出了一种利用radix-2;FFT算法实现的可配置点数的FFT处理器硬件实现结构。radix-2;FFT算法最后一级碟形运算单元可以选择碟形1或者碟形1/碟形2,从而可以完成任意2n点FFT运算。据此提出可配置点数的FFT硬件结构,采用串行流水线单... 详细信息

本文提出了一种利用radix-2;FFT算法实现的可配置点数的FFT处理器硬件实现结构。radix-2;FFT算法最后一级碟形运算单元可以选择碟形1或者碟形1/碟形2,从而可以完成任意2n点FFT运算。据此提出可配置点数的FFT硬件结构,采用串行流水线单路延时置换结构,完成2048~256序列点数的可配置FFT处理器ASIC设计。芯片测试结果验证了基于radix-2;算法的可配置点数FFT硬件结构可以完成4096~256点数频谱分析,4096点FFT计算时间少于90.02us,运算精度SQNR可以达到50.65dB,满足运用需求。

关键词： FFT radix-2 算法 ASIC SQNR

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