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A buffer overflow detection and defense method based on risc-v instruction set extension

Cybersecurity 2024年第2期7卷 28-43页

作者： Chang Liu Yan-Jun Wu Jing-Zheng Wu Chen Zhao Intelligent Software Research Center Institute of SoftwareChinese Academy of SciencesBejingChina University of Chinese Academy of Sciences BeijingChina State Key Laboratory of Computer Science Institute of SoftwareChinese Academy of SciencesBeijingChina

Buffer overflow poses a serious threat to the memory security of modern operating systems.It overwrites the con-tents of other memory areas by breaking through the buffer capacity limit,destroys the system execution environ-ment,and provides implementation space for various system attacks such as program control flow hijacking.That makes it a wide range of harms.A variety of security technologies have been proposed to deal with system security problems including buffer overflow.For example,No eXecute(NX for short)is a memory management technology commonly used in Harvard architecture.It can refuse the execution of code which residing in a specific memory,and can effectively suppress the abnormal impact of buffer overflow on control flow.Therefore,in recent years,it has also been used in the field of system security,deriving a series of solutions based on NX technology,such as ExecShield,DEP,StackGuard,etc.However,these security solutions often rely too much on the processor archi-tecture so that the protection coverage is insufficient and the accuracy is limited.Especially in the emerging system architecture field represented by risc-v,there is still a lack of effective solutions for buffer overflow vulnerabilities.With the continuous rapid development of the system architecture,it is urgent to develop defense methods that are applicable to different system application environments and oriented to all executable memory spaces to meet the needs of system security development.Therefore,we propose BOP,A new system memory security design method based on risc-v extended instructions,to build a risc-v buffer overflow detection and defense system and deal with the buffer overflow threat in risc-v.According to this method,NX technology can be combined with program control flow analysis,and Nx bit mechanism can be used to manage the executability of memory space,so as to achieve a more granular detection and defense of buffer overflow attacks that may occur in risc-v system environment.In addition,The memory management an

关键词： risc-v Operating system security Buffer overflow Control flow hijacking Nx bit Xibop

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面向risc-v的基础数学库实现

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电子学报 2024年第5期52卷 1633-1647页

作者：李飞郭绍忠郝江伟侯明宋广辉许瑾晨信息工程大学河南郑州450002 数学工程与先进计算国家重点实验室河南郑州450002

risc-v指令集架构(Instruction Set Architecture,ISA)作为一种新兴的精简ISA,因免费、开源、自由等特点而得到快速发展.由于国内外对risc-v的研究主要集中在硬件开发,软件生态相较于成熟ISA还很薄弱,实现一套risc-v指令集高性能基础数... 详细信息

risc-v指令集架构(Instruction Set Architecture,ISA)作为一种新兴的精简ISA,因免费、开源、自由等特点而得到快速发展.由于国内外对risc-v的研究主要集中在硬件开发,软件生态相较于成熟ISA还很薄弱,实现一套risc-v指令集高性能基础数学库可以进一步丰富risc-v软件生态.本文基于自动化移植技术实现申威数学库到risc-v的移植,为risc-v指令架构提供首个使用向量指令优化的基础数学库系统.本文提出向量寄存器自动分支查表法与路径标记插入法,重点解决不同架构间寄存器映射过程中的寄存器复用问题,实现寄存器正确高效映射,并依据不同指令等价转换策略自动化移植数学函数69个.测试结果表明,risc-v基础数学库函数可实现正确计算,最大误差为1.90ULP,函数性能平均为157.03节拍.

关键词： risc-v 申威汇编向量数学库自动化移植

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基于risc-v的超标量处理器的ROB压缩方法

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计算机工程与科学 2024年第7期 1185-1192页

作者：王洁付丹阳大连理工大学软件学院北京开源芯片研究院

risc-v指令集具有灵活可扩展的优势，向量扩展是其扩展指令集之一。在实现向量扩展时需要将向量指令拆分成多条微指令，如果每条微指令都占用一项重排序缓存(ROB),会存在一定的信息冗余，并且会减少CPU中并行执行的指令(in-flight指令)... 详细信息

risc-v指令集具有灵活可扩展的优势，向量扩展是其扩展指令集之一。在实现向量扩展时需要将向量指令拆分成多条微指令，如果每条微指令都占用一项重排序缓存(ROB),会存在一定的信息冗余，并且会减少CPU中并行执行的指令(in-flight指令)数量，影响处理器性能。基于指令与微指令在ROB中的存储解耦方法，使用一个新的队列(RAB)存储每条微指令的目的寄存器的重命名映射关系等信息，每项ROB只存储其对应指令拆分的微指令的公共信息，ROB与RAB分别控制指令与微指令的提交与回滚，减少了存储信息冗余，缓解了由向量指令拆分的微指令过多导致的in-flight指令数量减少问题。在上述方法的基础上，同时实现了标量指令的ROB压缩，在ROB项数不变的情况下，增加了in-flight指令的最大数量。最终的仿真结果表明，此方法有效提高了处理器性能。

关键词： risc-v 超标量处理器 ROB压缩

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五级流水线risc-v微处理器的研究与设计

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计算机工程 2024年

作者：张学镇汪西虎董嗣万张一泓西安邮电大学电子工程学院

针对嵌入式领域低开销、高性能的应用需求，设计一种基于risc-v开源指令集架构的32位微处理器。处理器采用顺序发射、顺序执行、乱序回写的五级流水线结构，实现了整型和乘除法指令集模块组合。为了应对流水线冲突，处理器采用动态分支... 详细信息

针对嵌入式领域低开销、高性能的应用需求，设计一种基于risc-v开源指令集架构的32位微处理器。处理器采用顺序发射、顺序执行、乱序回写的五级流水线结构，实现了整型和乘除法指令集模块组合。为了应对流水线冲突，处理器采用动态分支预测技术，设计数据相关性控制和乱序回写机制。处理器使用verilog进行设计并以AHB-Lite为总线协议基于AHB和APB为互联总线构建片上系统（SoC）。在仿真环境下通过编写Rv32IM汇编指令测试程序完成对处理器逻辑功能的验证。在vivado综合工具下添加时序约束和物理约束条件后对处理器RTL代码进行逻辑综合并分析处理器硬件资源利用状况，最后将综合生成的码流文件下载到Xilinx Artix-7 (XC7A200T-2FBG484I) FPGA开发板中并以50MHz的主频运行CoreMark程序，CoreMark跑分达到3.25CoreMark/MHz。处理器性能跑分与ARM Cortex-M3系列处理器基本持平，在各项技术对比指标相同的前提下，本处理器跑分均优于risc-v处理器对比项。验证结果表明，所设计处理器逻辑功能正确，使用较低的硬件开销，取得相对较高的性能指标，适用于成本受限的高性能嵌入式应用领域。

关键词：嵌入式 risc-v 五级流水线分支预测乱序回写 AHB

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SeChain:基于国密算法的risc-v安全启动机制设计与实现

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计算机研究与发展 2024年第6期61卷 1458-1475页

作者：芮志清梅瑶陈振哲吴敬征凌祥罗天悦武延军智能软件研究中心(中国科学院软件研究所) 北京100190 中国科学院大学北京100190 计算机科学国家重点实验室(中国科学院软件研究所) 北京100190 北京航空航天大学电子信息工程学院北京100191

开源risc-v指令集为我国建立自主可控物联网生态提供了重大机遇.然而,物联网设备通常缺乏硬件加固措施,容易遭受物理级的固件篡改攻击,因此保障固件完整性以提高设备安全性至关重要.为此,已有基于安全启动技术的初步探索,但仍存在3个问... 详细信息

开源risc-v指令集为我国建立自主可控物联网生态提供了重大机遇.然而,物联网设备通常缺乏硬件加固措施,容易遭受物理级的固件篡改攻击,因此保障固件完整性以提高设备安全性至关重要.为此,已有基于安全启动技术的初步探索,但仍存在3个问题:1)传统软件信任根难以保证物理级可靠性;2)主流硬件级安全启动技术被国际芯片厂商掌握,技术未公开且不支持国密算法,无法保证安全自主可控;3)已有基于risc-v CPU的安全启动研究缺乏对上层固件的校验机制.为解决上述3个问题,首次设计并实现基于国密SM9算法的risc-v安全启动机制——SeChain.具体而言:1)在risc-v SoC内部增加了签名计算单元(signature calculation unit,SCU),实现密钥对生成与签名;2)增加了密钥验证单元(key verification unit,KvU),实现验证算法的片内执行及固件完整性验证;3)设计实现基于验证引导的多级安全启动机制,从不可篡改的硬件信任根出发,逐级完成引导程序的完整性校验.基于上述设计,SeChain实现了信任根的不可篡改和安全可信,构造了一个可信的安全启动链,基于国密SM9算法为设备的安全启动和可信执行提供可靠保障.为了验证SeChain的有效性、高效性和可靠性,基于vexriscv CPU在FPGA硬件平台完成了SeChain仿真验证实验.实验结果表明,SeChain能够有效抵御各类固件篡改攻击,并能对抗信任根攻击,且平均额外时间开销不超过6.47 s.SeChain适用于资源受限的IoT设备,在满足安全可信启动的同时,能为国产risc-v生态的安全自主可控提供有力保障.

关键词：可信计算物联网安全安全启动 SM9国密算法 risc-v

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risc-v特权架构配置的硬件实现影响研究

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小型微型计算机系统 2024年第4期45卷 1018-1024页

作者：闫润黄立波成元虎杨凌兰孟桥张京国防科技大学计算机学院长沙410005

risc-v指令集的模块化设计,能够适用于从低功耗设备到高性能处理器等多个领域.risc-v特权架构涵盖了系统中除非特权指令集以外的所有内容,包括特权指令以及运行操作系统和连接外部设备所需的附加功能.基于特权架构,分为32位和64位两类,... 详细信息

risc-v指令集的模块化设计,能够适用于从低功耗设备到高性能处理器等多个领域.risc-v特权架构涵盖了系统中除非特权指令集以外的所有内容,包括特权指令以及运行操作系统和连接外部设备所需的附加功能.基于特权架构,分为32位和64位两类,涵盖特权等级、异常处理、物理内存保护、基于页面的虚拟内存和性能计数器等模块的32种配置,探索特权架构配置在不同应用场景下对功能和硬件资源开销的影响.在实现方式上,采用参数化配置来选择系统的特权架构.实验结果表明,根据配置的特权架构不同,在采用相同非特权体系结构的情况下,最多会有28.63%的面积和40.83%的功耗差异.

关键词： risc-v 特权架构配置性面积功耗微处理器

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基于risc-v的IOMMU设计

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湖南大学学报（自然科学版） 2024年第6期51卷 187-194页

作者：王镇道班贵龙胡锦焦旭峰湖南大学物理与微电子科学学院湖南长沙410082

在半导体技术受到管控的背景下,实现芯片的完全自主可控已成为现今半导体技术发展的重点.由于risc-v具有开源、应用广泛的特性,研究risc-v架构对于我国微处理器的自主可控具有重要研究意义.在微处理器系统中,由于物理资源的有限性和直... 详细信息

在半导体技术受到管控的背景下,实现芯片的完全自主可控已成为现今半导体技术发展的重点.由于risc-v具有开源、应用广泛的特性,研究risc-v架构对于我国微处理器的自主可控具有重要研究意义.在微处理器系统中,由于物理资源的有限性和直接访问存储可能潜在危害,DMA访问I/O设备时将会受到诸多限制,从而影响访问性能.目前主流的方法是通过将I/O事务虚拟化,可以很好地解决这一问题.本文首次提出了一种基于risc-v的I/O虚拟化架构,极大地加速了I/O访问进程,仅花费几个时钟周期就可快速完成I/O设备对内存的DMA请求.本设计将来可以作为IP,集成到risc-v架构的处理器中,加速I/O设备对内存的访问.

关键词：虚拟化缓存 risc-v

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基于risc-v的农田智能灌溉控制系统研究

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农机化研究 2024年

作者：王猛王凯张杰杨张青赵巧丽秦一浪李国强河南省农业科学院农业信息技术研究所农业农村部黄淮海智慧农业技术重点实验室河南省智慧农业工程技术研究中心河南省土壤肥料站

为提高农田灌溉水分利用率,明确不同土质对灌溉量的影响,利用risc-v架构芯片构建了一种基于模型的灌溉控制系统。该系统以GD32vF103vBT6芯片为核心MCU,包括主控制器、通信、传感器、灌溉量计算和安全作业等功能模块。通过量化不同类型... 详细信息

为提高农田灌溉水分利用率,明确不同土质对灌溉量的影响,利用risc-v架构芯片构建了一种基于模型的灌溉控制系统。该系统以GD32vF103vBT6芯片为核心MCU,包括主控制器、通信、传感器、灌溉量计算和安全作业等功能模块。通过量化不同类型土壤水分运移动态的差异,依据土壤中沙粒、黏粒等组分比例,构建了适用于不同土壤质地的灌溉量估算模型。系统结合土壤墒情传感器获取的田间实时墒情数据,计算各轮灌区域最佳灌溉量,并根据灌溉量控制各灌区电磁阀开启时间,实现自动灌溉。该系统具有测墒灌溉、远程控制、水肥一体化灌溉、自动化轮灌等功能。研究结果表明:与传统农户经验灌溉方式相比,该系统能够显著降低作物灌溉量17.3%,但对籽粒产量的影响较小,仅降低了0.16%;与土壤水分动态平衡模型相比,该系统灌溉量降低了9.2%,产量提高了0.19%。此系统的研究和应用在保证作物产量稳定的前提下,能有效降低农田灌溉量,对发展智慧节水农业有重要意义。

关键词：灌溉控制系统 risc-v 土壤质地节水灌溉灌溉量模型

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基于risc-v的二值神经网络加速器的研究与设计

基于RISC-V的二值神经网络加速器的研究与设计

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作者：何金磊重庆三峡学院

学位级别：硕士

深度神经网络由于复杂的网络节点和连接导致模型结构臃肿、存储模型时对Flash容量的压力以及推理时存取对算力巨大开销,在嵌入式系统平台因为性能、存储器和能耗束缚难以满足实际模型部署和应用。针对低算力、低功耗、低成本的“三低”... 详细信息

深度神经网络由于复杂的网络节点和连接导致模型结构臃肿、存储模型时对Flash容量的压力以及推理时存取对算力巨大开销,在嵌入式系统平台因为性能、存储器和能耗束缚难以满足实际模型部署和应用。针对低算力、低功耗、低成本的“三低”嵌入式平台,本文针对多层感知机模型、卷积神经网络的网络的权值和激活函数进行二值化算法硬件化的研究,完成两种二值神经网络加速器的设计,减少矩阵乘法、二维卷积和批量归一化运算的复杂度以及网络权重的存储资源消耗,加速二值网络推理速度的同时不仅保持了模型推理的性能,还降低了FPGA推理的能耗。本文在开源的risc-v软核处理器上引入了具有加速推理的二值神经网络加速器的软硬件协同运算的异构平台。首先对多层感知机和卷积神经网络的原理和结构进行分析,优化了在二值神经网络下的卷积层、批量归一化层、最大池化层的冗余运算的问题,利用合并运算单元的方法减少了网络层运算之间的内存缓冲级数,使得二值神经网络加速器更加高效,部署成本更低;其次在MNIST数据集上、自制TTG热成像手势数据集训练了两种二值神经网络MLP-BNN、CNN-BNN,尤其分析了其中CNN-BNN模型权重的数字特征,量化了标准差权重为9 bit,减少了部分批量归一化层中均值权重的消耗;然后根据以上可优化的地方,在verilog仿真中利用并行加速和层次化设计的思想设计了运算单元、缓冲单元、数据控制单元、权重单元、图像数据单元和最大值比较单元等verilog模块,并组成二值神经网络加速器的硬件系统结构,并将作为协处理器单元挂载到开源的Pico Rv32处理器的外设总线上,保证了硬件加速的通用性;最后将两种加速器结合处理器分别部署在EP4CE10系列,XC7A100T系列的FPGA硬件平台,在实际环境下验证其二值神经网络推理的性能,如推理速度、推理精度、FPGA硬件资源消耗以及功耗等指标。经实验验证可得本文在FPGA内部实现的二值神经网络加速器和risc-v处理器在前向推理的过程中,以FPGA平台能跑的最大系统时钟算,MLP-BNN每秒可推理66980次,CNN-BNN则为9012次;MLP-BNN消耗85%的逻辑单元,CNN-BNN消耗48%的逻辑单元;两个加速器在FPGA运行的功耗消耗分别是117.36m W和162.00m W;MLP-BNN加速器的峰值计算能力为14.88GOPS,CNN-BNN加速器则为66.53GOPS。综上所述,本文提出的二值神经网络加速器在能耗、FPGA内部资源使用率以及推理速度上优于现有的FPGA加速方法。

关键词：深度神经网络二值神经网络 FPGA risc-v 软硬件协同

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基于risc-v的UHF RFID标签数字基带设计

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舰船电子工程 2024年第2期44卷 80-85,90页

作者：郭钰卜刚南京航空航天大学南京210000

射频识别技术(Radio Frequency Identification,RFID)是通过发射和接收射频信号的方式来对目标对象进行识别,并由此获取目标对象的相关参数的技术。随着UHF RFID技术被应用于越来越多的领域,为了能够更加快速地适应各种应用需求,论文将U... 详细信息

射频识别技术(Radio Frequency Identification,RFID)是通过发射和接收射频信号的方式来对目标对象进行识别,并由此获取目标对象的相关参数的技术。随着UHF RFID技术被应用于越来越多的领域,为了能够更加快速地适应各种应用需求,论文将UHF RFID标签数字基带以SOC的形式实现。在整个数字基带设计中,标签的物理链路层通过硬件实现,包括FM0/Miller编码模块,PIE解码模块、CRC编码/校验模块等。同时,标签识别层通过使用开源risc-v内核蜂鸟E203和部分硬件设计共同完成。经过验证,论文设计能够在FPGA上成功运行并符合ISO/IEC_18000-6C协议[1]中规定的通信流程。

关键词： UHF RFID risc-v 标签 FPGA

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