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基于FPGA的qc-ldpc码的译码器设计及实现

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基于FPGA的QC-LDPC码的译码器设计及实现

作者：刘萌萌哈尔滨工业大学

学位级别：硕士

在通信系统中,信道编译码对提高通信系统的可靠性十分重要,是整个通信系统中不可或缺的一环。随着当今技术的发展,对深空探测的需求逐渐增多,深空通信中的通信距离较远,路径损耗严重,误码率远高于近地通信,因此选用性能良好的信道编译... 详细信息

在通信系统中,信道编译码对提高通信系统的可靠性十分重要,是整个通信系统中不可或缺的一环。随着当今技术的发展,对深空探测的需求逐渐增多,深空通信中的通信距离较远,路径损耗严重,误码率远高于近地通信,因此选用性能良好的信道编译码技术十分重要。自从低密度奇偶校验码被Gallager提出至今,ldpc码已经在各类通信系统中有着广泛的应用,ldpc码具有稀疏性和接近香农限的优良特性,在众多的信道编码技术中脱颖而出。本文侧重关注准循环的ldpc码的译码方案及其实现,旨在寻找一种高吞吐率,译码速度较快的译码方案。首先,本文对于ldpc码的基础理论进行研究分析,研究了ldpc码的矩阵表示方式、介绍了ldpc码的Tanner图的表示方式以及说明度分布对ldpc码的性能等方面的影响。对ldpc码的随机构造法、PEG算法等构造方法进行分析介绍,对本文的研究重点qc-ldpc的定义和构造方法介绍分析。重点介绍了本设计中应用的CCSDS标准的(2048,1024)的准循环的ldpc码。其次,研究了三种传统译码器的结构并分析优势和缺点,综合比较分析根据设计目标选用部分并行译码器平衡译码速率和资源占用率。对经典的软判决译码算法研究和分析,并且对其进行性能评估和分析,重点比较了BP迭代译码算法,最小和译码算法和分层最小和算法的性能表现和硬件实现的复杂度。确定了并行分层最小和的译码方案,并且确定了译码器的关键参数。最后,对设计所使用的FPGA平台、所使用芯片做简要介绍。根据校验矩阵的结构设计层间并行、层内串行的部分并行分层译码器结构,给出了分层译码器的整体设计方案,对各个功能结构单元和功能做出了详细的介绍,并且使用软件端生成的加噪后的ldpc码进行译码功能的验证。根据时序报告和资源报告分析译码器的资源占用情况和吞吐率的计算。根据本设计的资源报告显示,整个译码器的资源占用率极低,同时根据时序报告分析本设计的吞吐率可达35Mbps。

关键词： ldpc码分层最小和 qc-ldpc FPGA

宽带卫星通信系统中的多码率qc-ldpc码译码器设计与实现

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宽带卫星通信系统中的多码率QC-LDPC码译码器设计与实现

作者：陈彦宏西安电子科技大学

学位级别：硕士

低密度奇偶校验(Low-Density Parity-Check,ldpc)码,简称ldpc码,是前向纠错编码(Forward Error Correction,FEC)的一种。由于其纠错性能卓越,近年来被广泛应用于光纤通信、空间通信、高速存储等领域。准循环低密度奇偶校验(QuasiCyclic ... 详细信息

低密度奇偶校验(Low-Density Parity-Check,ldpc)码,简称ldpc码,是前向纠错编码(Forward Error Correction,FEC)的一种。由于其纠错性能卓越,近年来被广泛应用于光纤通信、空间通信、高速存储等领域。准循环低密度奇偶校验(QuasiCyclic Low-density Parity-Check,qc-ldpc)码,是ldpc码中带有特殊结构的一种码型分类,与ldpc码有着相似的纠错性能。qc-ldpc码因其构造灵活、编译码结构简单等特点,获得了比ldpc码更为广阔的应用前景,在宽带卫星通信、IEEE802.11n标准、CCSDS标准、5G NR等多个领域中都得到了广泛应用。宽带卫星通信网络依托同步轨道卫星作为天线基站,支持广域通信网络接入,是目前无线通信网络中支持空间范围最广的网络。宽带卫星通信具备组网灵活、设备便携、跨地域通信、高扩展性等优良特点,在远洋探索、极地科考、军事作战等领域都具有广泛的应用。并且随着宽带卫星通信的发展,qc-ldpc码也逐渐被应用到宽带卫星通信系统中,针对各种自定义的码长以及码率的qc-ldpc码,设计能够兼容多码率的高吞吐率译码器成为了该领域的迫切需要。论文围绕上述问题展开,主要研究内容包括:首先,针对宽带卫星通信中所使用的ldpc码进行研究,介绍了宽带卫星通信背景知识,分析了在宽带卫星网络中使用ldpc码作为信道编码的优势及特点。针对ldpc码的校验矩阵以及与校验矩阵相对应的Tanner图进行了研究,讨论了ldpc码的基本概念及ldpc码的两种基础编码算法,与影响ldpc码纠错性能的相关参数。基于ldpc码,引入了qc-ldpc码,讨论了其结构特点及构造方式,并从硬件实现方面分析了卓越的性能表现。其次,针对ldpc码的置信传播(Belief Propagation,BP)算法进行了研究。研究推导了包括BP、LLR-BP、MS及MS相关改进算法OMS与NMS等译码算法的演算步骤,在性能以及硬件复杂度等方面对各译码算法进行对比,确定了将NMS算法作为本文译码算法并进行硬件实现。最后,提出了一种改进的qc-ldpc译码器设计方案,在Xilinx公司的Vivado平台上完成了分层并行译码器的综合与仿真。结果表明,该译码器能够兼容宽带卫星通信中5种自定义qc-ldpc码,且资源占用率低、最大译码吞吐率高。综合与仿真完毕后,针对宽带卫星通信系统设计了返向链路信号接收处理终端,基于XILINX的XC7K410T-2FFG900I平台对译码器进行下载。使用真实卫星信号进行测试,测试结果表明译码器达到了预期的设计要求,可实现宽带卫星信号译码功能。

关键词：卫星通信 qc-ldpc 译码器 FPGA

基于FPGA-上位机的qc-ldpc码运行时可配置仿真验证平台

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基于FPGA-上位机的QC-LDPC码运行时可配置仿真验证平台

作者：陈震西安电子科技大学

学位级别：硕士

信道编码可以对抗信息传输过程的干扰,帮助信宿接收正确的信息,在通信和存储系统中有着十分重要的作用。qc-ldpc码凭借自身纠错性能强大、译码复杂度低以及结构易于实际工程实现的特性在各类通信标准和工业产品中得到了广泛的应用。在... 详细信息

信道编码可以对抗信息传输过程的干扰,帮助信宿接收正确的信息,在通信和存储系统中有着十分重要的作用。qc-ldpc码凭借自身纠错性能强大、译码复杂度低以及结构易于实际工程实现的特性在各类通信标准和工业产品中得到了广泛的应用。在不同的使用场景下,对性能、时延和资源消耗等指标也有不同要求,因此使用的qc-ldpc码类型以及译码器内部设置也各不相同。为了能快速实现一个给定码的性能评估,并对其在不同参数下的译码性能进行硬件仿真分析,针对当前硬件测试系统中灵活性不足以及软件测试系统中测试速率过低的问题,本文设计并实现了基于FPGA-上位机的qc-ldpc码运行时可配置仿真验证平台,其在能进行高速测试的同时也拥有了类似软件仿真的高度灵活性。本文基于Python语言编写了上位机软件部分,实现了平台的图形化操作,仿真数据的打印显示以及性能曲线的绘制。开发的仿真验证平台的FPGA部分基于Xilinx VCU118开发板实现,共包括全零信源-BPSK调制-AWGN信道-解调(量化)-译码-错误统计以及控制共七大模块,其中信道是测试系统中的干扰来源,其精准度对于译码性能测试的准确性至关重要。本文基于Box-Muller算法,采用线性拟合法在FPGA实现了高度精准的加性高斯白噪声发生器,其可实现范围为-10～40d B((7)/),精度0.05d B。单个噪声模块每时钟产生两个噪声数据,测试系统总计需要64个噪声模块,消耗LUT、BRAM和DSP资源占比开发板资源分别为5.1%、17.8%和22.5%。译码器是仿真平台得以对不同qc-ldpc码进行测试的关键。本文设计并实现了具有高度灵活性的译码器,可在运行时配置码信息、矩阵信息以及译码参数,支持了绝大多数qc-ldpc码的灵活译码。译码器采用部分并行架构,可兼顾灵活性、资源消耗与吞吐量的需求;译码使用块并行的方法,设计的最大并行度为512;在设计的译码器结构中既可以完成不同结构码的译码,也实现了对TDMP(Turbo-Decoding Message-Passing)和TPMP(Two-Phase Message-Passing)两种消息传递算法的兼容;采用混合最小和算法,以便测试不同归一化因子和偏移因子对译码性能的影响;译码器可执行迭代早停以提高吞吐量;通过译码前后的逻辑移位,实现了对有打孔缩短和校验矩阵不满秩的码的支持。仿真验证平台的FPGA部分消耗LUT、BRAM和DSP资源占比开发板资源分别为55.03%、62.82%和26.55%。平台凭借FPGA的并行计算能力与译码迭代早停机制最高达到Gbps级别的测试速率,经过测试比较,硬件仿真速度可达软件仿真速度的1000倍,显著减少了仿真时间。通过内部设计的高度兼容和通用的结构,由上位机图形化界面实时配置5G、DVB-S2、Wi Fi等各类qc-ldpc码的校验矩阵信息等译码控制信息以及偏移因子、归一化因子、位宽、最大迭代次数等诸多译码参数,实现了运行时可配置的平台,拥有了类似计算机软件仿真的高度灵活性。后期还可根据参数化设计,快速便捷地将用于测试的灵活通用译码器转变为用于实际工程应用的专用译码器,实现测试向应用的转变。

关键词： qc-ldpc 仿真验证平台运行时可配置 FPGA 上位机

基于qc-ldpc码的空间CCD图像NAND闪存存储纠错

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光电子．激光 2014年第8期25卷 1598-1605页

作者：李进邢飞尤政清华大学精密仪器系北京100084 清华大学精密测试与仪器国家重点实验室北京100084

为了提高空间CCD相机图像NAND闪存存储可靠性,提出一种基于qc-ldpc码的NAND闪存纠错算法。首先,分析了NAND闪存纠错信道模型;然后,根据闪存特点提出了一种基于qc-LPDC(1056,1024)码的NAND闪存纠错算法,为了加快编码效率提出了校验矩阵... 详细信息

为了提高空间CCD相机图像NAND闪存存储可靠性,提出一种基于qc-ldpc码的NAND闪存纠错算法。首先,分析了NAND闪存纠错信道模型;然后,根据闪存特点提出了一种基于qc-LPDC(1056,1024)码的NAND闪存纠错算法,为了加快编码效率提出了校验矩阵构造和高效编码方法,设计的校验阵均是0和1,只有移位和加法运算,非常适合硬件实现;最后,使用地面检测设备对闪存纠错算法进行了试验验证。结果表明,闪存纠错算法能快速稳定、可靠地工作,计算复杂度比较低,算法复杂度仅具为O(N);算法纠错能力高,误码比(BER)为10-6时,本文算法比RS码多0.47dB编码增益;使用65nm CMOS单元库,系统工作频率为250MHz时解码器数据吞吐率达到7.2Gbps;低误码平层,在误比特率为10-8时未出现误码平层。本文的NAND闪存纠错算法满足了空间相机图像存储系统的应用。

关键词：空间相机 NAND闪存 qc-ldpc

基于BIBD与基区组元素组合的qc-ldpc码

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华中科技大学学报（自然科学版） 2016年第9期44卷 16-19页

作者：黄胜穆攀贾雪婷袁建国重庆邮电大学通信与信息工程学院重庆400065

为了满足通信系统中对纠错码高纠错能力及低误码率的要求,基于平衡不完全区组设计(BIBD)构造了一种既适用于加性高斯白噪声(AWGNC)和二元删除信道(BEC)的基区组元素组合的准循环低密度奇偶校验(qc-ldpc)码,记为BIBDcom-qc-ldpc.该方法... 详细信息

为了满足通信系统中对纠错码高纠错能力及低误码率的要求,基于平衡不完全区组设计(BIBD)构造了一种既适用于加性高斯白噪声(AWGNC)和二元删除信道(BEC)的基区组元素组合的准循环低密度奇偶校验(qc-ldpc)码,记为BIBDcom-qc-ldpc.该方法大幅减少了传统构造方法校验矩阵中6,8环的个数.仿真结果表明:在AWGNC下,当误码率(BER)为1×10-6时,所构造的BIBDcom-qc-ldpc(6572,6150)码的净编码增益(NCG)比传统方法和循环置换矩阵(CPM)行(列)分解法构造的qc-ldpc码分别改善了约0.25和0.10dB.并且在BEC下所构造的BIBDcom-qc-ldpc(4044,3370)码的性能要优于传统方法和CPM行(列)分解法构造的qc-ldpc码.

关键词：通信系统 BIBD qc-ldpc 基区组元素 AWGNC BEC

基于TDMP优化算法的qc-ldpc译码器VLSI实现

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计算机研究与发展 2009年第2期46卷 338-344页

作者：鲍丹向波申睿陈赟曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

在对TDMP算法优化的基础上,提出了一种ldpc译码器VLSI架构和实现方法.与目前已经存在的ldpc译码器相比,这种实现方法的优势主要有:1)能够实现快速收敛,将译码迭代次数降低为经典方法的50%以下,进而降低功耗;2)用于存储中间置信信息的存... 详细信息

在对TDMP算法优化的基础上,提出了一种ldpc译码器VLSI架构和实现方法.与目前已经存在的ldpc译码器相比,这种实现方法的优势主要有:1)能够实现快速收敛,将译码迭代次数降低为经典方法的50%以下,进而降低功耗;2)用于存储中间置信信息的存储器使用量比传统方法减少50%以上,大大减少芯片面积;3)校验节点置信度更新采用归一化Min-Sum算法(NMS),降低计算复杂度,选取的校正因子保证了译码器的BER性能;4)充分利用校验矩阵的准循环特点,实现规整的芯片内部互连线,减小布线难度.用这种架构实现了符合中国数字电视地面传输标准(DTMB)的ldpc译码器:融合3种码率;芯片规模为58万门;时钟频率为100MHz,数据吞吐率为107Mbps.

关键词： qc-ldpc TDMP NMS DTMB 置信传播

天基物联多码率qc-ldpc码构造方法研究

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计算机测量与控制 2023年第3期31卷 275-280,286页

作者：刘哲铭成俊峰魏肖缪德山张景陆洲中国电子科技集团公司电子科学研究院北京100041 电信科学技术研究院有限公司无线移动通信国家重点实验室北京100083

针对天基物联场景中的小数据传输进行多码率qc-ldpc码研究,结合5G标准中ldpc码校验矩阵的设计方法与DVB-S2X标准中不同码率条件下编码长度不变的特性,探索适用于卫星通信中针对短码在固定编码长度条件下实现多码率qc-ldpc码的设计方案,... 详细信息

针对天基物联场景中的小数据传输进行多码率qc-ldpc码研究,结合5G标准中ldpc码校验矩阵的设计方法与DVB-S2X标准中不同码率条件下编码长度不变的特性,探索适用于卫星通信中针对短码在固定编码长度条件下实现多码率qc-ldpc码的设计方案,并进行仿真验证;其中,校验矩阵是通过基于代数法的qc-ldpc码的叠加构造方法进行设计,结合缩短与扩展操作来构造具有固定编码长度且能实现多码率的循环移位矩阵,该矩阵同时保持了5G ldpc编码标准中的类Raptor结构;最后通过所设计方案与IEEE802.11n标准进行误比特率仿真对比,根据仿真结果显示,所设计方案与IEEE802.11n标准性能相差较小,且误比特率能到10-7,达到了预期的效果。

关键词：天基物联 qc-ldpc 卫星通信多码率小数据

A Highly Compatible Circular-Shifting Network for Partially Parallel qc-ldpc Decoder

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International Journal of Communications, Network and System Sciences 2017年第5期10卷 24-34页

作者： Yanzhi Wang Zhenzhi Wu Peipei Liu Ning Guan Hua Wang School of Information and Electronics Beijing Institute of Technology Beijing China Center for Brain-Inspired Computing Research Tsinghua University Beijing China

The conventional methodology for designing qc-ldpc decoders is applied for fixed configurations used in wireless communication standards, and the supported largest expansion factor Z (the parallelism of the layered decoding) is a fixed number. In this paper, we study the circular-shifting network for decoding ldpc codes with arbitrary Z factor, especially for decoding large Z (Z P) codes, where P is the decoder parallelism. By buffering the P-length slices from the memory, and assembling the shifted slices in a fixed routine, the P-parallelism shift network can process Z-parallelism circular-shifting tasks. The implementation results show that the proposed network for arbitrary sized data shifting consumes only one times of additional resource cost compared to the traditional solution for only maximum P sized data shifting, and achieves significant saving on area and routing complexity.

关键词： Partially Parallel Layered Decoding Circular-Shifting Network qc-ldpc Decoder Arbitrary Expansion Factor

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改进型高吞吐率qc-ldpc码解码器设计

电路与系统学报 2011年第4期16卷 19-23页

作者：伊方龙汪鹏君宁波大学电路与系统研究所浙江宁波315211

通过对ldpc码解码算法及解码器结构的研究,本文提出一种改进型高吞吐率qc-ldpc码解码器设计方案。综合考虑硬件复杂度和解码吞吐率,该方案利用分层解码算法和部分并行结构进行设计,并采用提前检测技术,消除冗余的迭代,实现高吞吐率。然... 详细信息

通过对ldpc码解码算法及解码器结构的研究,本文提出一种改进型高吞吐率qc-ldpc码解码器设计方案。综合考虑硬件复杂度和解码吞吐率,该方案利用分层解码算法和部分并行结构进行设计,并采用提前检测技术,消除冗余的迭代,实现高吞吐率。然后通过ModelSim SE6.0对该解码器进行仿真测试,验证了其功能的正确性,最后采用Synopsys进行综合。实验表明该解码器具有较高的解码吞吐率,最高可达1.26Gbps。

关键词： qc-ldpc 解码器分层解码部分并行