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ELIMINATING SPEED PENALTIES IN ECC PROTECTED MEMORY DESIGNS USING “BIT BYPASSING” TECHNIQUES

Journal of Electronics(China) 2014年第4期31卷 290-297页

作者： Zhi Tian Yang Haigang Cai Gang Qiu Xiaoqiang Shu Yi Li Yue Cheng Xiaoyan Institute of Electronics Chinese Academy of Sciences University of Chinese Academy of Sciences

In deep sub-micron ICs, growing amounts of on-die memory and scaling effects make embedded memories more vulnerable to reliability problems, such as soft errors induced by radiation. Error Correction Code(ECC) along with scrubbing is an efficient method for protecting memories against these errors. However, the latency of coding circuits brings speed penalties in high performance applications. This paper proposed a "bit bypassing" ECC protected memory by buffering the encoded data and adding an identifying address for the input data. The proposed memory design has been fabricated on a 130 nm CMOS process. According to the measurement, the proposed scheme only gives the minimum delay overhead of 22.6%, compared with other corresponding memories. Furthermore, heavy ion testing demonstrated the single event effects performance of the proposed memory achieves error rate reductions by 42.9 to 63.3 times.

关键词： Error Correction Code (ECC) Memory performanceclc number:tn432

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