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Cache Coherency Design in pentium Ⅲ SMp System

Wuhan University Journal of Natural Sciences 2006年第2期11卷 360-364页

作者： LIU Jinsong ZHANG Jiangling GU Xiwu Key Laboratory of Data Storage System Huazhong University of Science and Technology Wuhan 430074 Hubei China

This paper analyzes cache coherency mechanism from the view of system. It firstly discusses caehe-memory hierarchy of pentium Ⅲ SMp system, including memory area distribution, cache attributes control and bus transaction. Secondly it analyzes hardware snoopy mechanism of p6 bus and MESI state transitions adopted by pentium Ⅲ. Based on these, it focuses on how muhiprocessors and the p6 bus cooperate to ensure cache coherency of the whole system, and gives the key of cache coherency design.

关键词： snoop cache coherency MESI protocol p6bus pentium Ⅲ SMp system

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