检索结果-南通市图书馆

作者：胡毅国防科学技术大学

学位级别：硕士

Cache技术能够有效缓解处理器与主存间的速度差异(即存储墙问题)。随着芯片上所能集成的晶体管数目不断增加,设计人员将增加的大量晶体管用来实现大容量的片上Cache,以进一步提高处理器的性能。但芯片上的线延迟不断增加,使得传统一致Ca... 详细信息

Cache技术能够有效缓解处理器与主存间的速度差异(即存储墙问题)。随着芯片上所能集成的晶体管数目不断增加,设计人员将增加的大量晶体管用来实现大容量的片上Cache,以进一步提高处理器的性能。但芯片上的线延迟不断增加,使得传统一致Cache(简称UCA)的访问延迟不断增加,成为阻碍处理器性能进一步提升的瓶颈。为了解决这个问题,研究人员提出了非一致Cache(简称nuca)。在nuca中,Cache分为多个Cache Bank,并通过内部互连网络进行连接。内部互连网络对Cache性能有着直接影响。当前广泛研究的nuca多采用二维Mesh结构。但由于二维Mesh结构不能有效地支持nuca中的组播查找操作,限制了nuca性能的发挥。本文利用总线具有的广播特性,提出了基于二维总线结构互连网络的nuca(称为二维总线nuca),并研究其相关的问题,主要工作有: 1.提出了二维总线结构nuca的访问延迟性能模型。基于该模型,本文详细研究了规模大小、冲突概率等因素对访问延迟的影响。研究分析显示,在小规模系统、冲突概率较小的情况下,采用二维总线结构比二维Mesh结构的nuca具有更低的访问延迟。 2.研究了二维总线nuca设计与实现的关键技术,包括数据在Cache Bank上的映射和查找策略,二维总线结构互连网络的交换和路由方式,以及总线的仲裁算法等。在综合考虑性能和实现复杂度的基础上,本文设计了规则的映射查找策略、虚跨步交换技术、轮转仲裁算法等一系列适合二维总线nuca的策略。 3.设计并实现了二维总线nuca的原型系统,对该系统进行了实验验证。本文设计了一个2*2规模的二维总线nuca原型系统,并在Xilinx公司的FPGA芯片Virtex-4上进行实现。测试了系统的平均访问延迟性能,验证了二维总线nuca访问延迟性能模型的有效性。

关键词： nuca 二维总线片上互连网络访问延迟性能模型

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众核处理器cache一致性研究综述

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计算机应用研究 2012年第11期29卷 4011-4016页

作者：韩立敏安建峰高德远樊晓桠任向隆西北工业大学计算机学院西安710129

以瓦片结构众核处理器一致性协议的设计为主线,综述了国内外近年来关于众核处理器cache一致性的相关研究;介绍了不同nuca结构对一致性协议的影响;分析和对比了几种传统目录一致性协议的特性及其存在的问题;归纳了最新几个面向众核结构... 详细信息

以瓦片结构众核处理器一致性协议的设计为主线,综述了国内外近年来关于众核处理器cache一致性的相关研究;介绍了不同nuca结构对一致性协议的影响;分析和对比了几种传统目录一致性协议的特性及其存在的问题;归纳了最新几个面向众核结构一致性协议的设计思想和特性。最后为设计具备应用程序适应性和可扩展性的cache一致性协议指出了几个关键的设计方向。

关键词： cache一致性协议众核处理器瓦片化结构 nuca

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多核处理机系统Cache管理技术研究现状

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计算机工程与科学 2010年第7期32卷 65-68页

作者：所光杨学军国防科学技术大学计算机学院湖南长沙410073

多核处理器的Cache结构设计和管理是微处理器设计领域的重要问题。当前主流的商用微处理器均采用共享最后一级Cache的系统结构,而片上最后一级Cache的性能通常对处理器的性能影响较大,因此共享Cache的管理问题成为当前研究热点。本文首... 详细信息

多核处理器的Cache结构设计和管理是微处理器设计领域的重要问题。当前主流的商用微处理器均采用共享最后一级Cache的系统结构,而片上最后一级Cache的性能通常对处理器的性能影响较大,因此共享Cache的管理问题成为当前研究热点。本文首先介绍当前主流多核处理器及其设计问题,然后介绍了共享Cache管理的三项重要技术:线程调度、nuca和Cache划分,最后给出多核处理器Cache管理技术的发展方向。

关键词：多核处理器共享Cache 线程调度 nuca Cache划分

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碳纳米场效应管的工艺偏差对高速缓存的影响与优化设计

碳纳米场效应管的工艺偏差对高速缓存的影响与优化设计

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作者：冯壮宇合肥工业大学

学位级别：硕士

存储墙(memory wall)问题是限制现代计算机处理器性能提升的一个关键问题。其中,末级缓存(Last Level Cache)是片上系统中容量最大,也是最为关键的缓存,是提升CPU性能的关键因素。随着摩尔定律逐渐失效,我们已经走进了后摩尔时代。碳纳... 详细信息

存储墙(memory wall)问题是限制现代计算机处理器性能提升的一个关键问题。其中,末级缓存(Last Level Cache)是片上系统中容量最大,也是最为关键的缓存,是提升CPU性能的关键因素。随着摩尔定律逐渐失效,我们已经走进了后摩尔时代。碳纳米管场效应晶体管(CNFET)是后摩尔时代作为CMOS技术替代品的有力竞争者之一。其具有更高的速度和更高的能效,这使得该项技术特别适应于构建高耗能的末级缓存(LLC)。然而,由不完善的制造工艺引起的CNFET中的工艺偏差(Process Variations)会导致较大的时序偏差,并且在最坏情况下的时序极大地限制了高速缓存的运行速度。在本文中,我们观察到基于CNFET的缓存延迟分布与高速缓存布局密切相关。对于碳纳米管生长方向分别与平行于字线(word line)和位线(bit line)的两种典型缓存布局,我们提出了变化感知集一致(Variation-Aware Set Aligned,VASA)缓存和变化感知路一致(variation-aware way aligned,VAWA)缓存以有效利用具有速度优势的缓存行(cache line)。并结合相应的缓存数据混洗(data shuffling)和页面映射(page mapping)等优化,为经常使用的数据启用低延迟缓存。根据我们的实验,与两种不同CNFET布局上的基线设计相比,优化后的LLC分别将平均访问延迟降低了32%和45%,同时将整体性能提高了6%和9%,并降低了能耗分别为4%和8%。此外,我们将优化设计拓展到了基于CNFET的非一致性缓存(nuca)结构。扩展了VAWA和VASA缓存设计,在同一的模型中考虑了架构引起的延迟变化和工艺偏差导致的延迟变化。与仅使用变化感知的非一致性缓存相比,取得了显著的性能提升。

关键词：工艺偏差 CNFET 变化感知缓存 nuca

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