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利用FPGA的irig-b码解码新方法

信号处理 2015年第12期31卷 1654-1657页

作者：秦娟徐月超李琨天津理工大学电子信息工程学院薄膜电子与通信器件重点实验室天津300384

时间统一是现代航天和常规武器试验靶场的重要组成部分,本文提出了一种兼顾准确度和实时性的解码方法。该方法根据irig-b码的信号特征,设计了一种新的解码算法。根据脉冲宽度调制波形在寄存器中预设数值,将irig-b码和移位寄存器进行移... 详细信息

时间统一是现代航天和常规武器试验靶场的重要组成部分,本文提出了一种兼顾准确度和实时性的解码方法。该方法根据irig-b码的信号特征,设计了一种新的解码算法。根据脉冲宽度调制波形在寄存器中预设数值,将irig-b码和移位寄存器进行移位比对,识别码字以及解析时间信息;根据起始标志信息特点预设111111110011111111移位比对,触发秒脉冲并输出1 pps信号。使用Model Sim进行了仿真,并下载到在Xilinx的XC3S1000芯片上实现。实验测试结果,秒脉冲触发误差小于20 ns。本文提出的方法具有精度高、简单实用、效率高等优点,具有较强的抗干扰性。

关键词：时间统一 irig-b码 FPGA设计解码

基于MSP430＋FPGA的irig-b码时统设计

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电光与控制 2009年第5期16卷 93-96页

作者：佟刚曹永刚陈涛长春光学精密机械与物理研究所长春130033 中国科学院研究生院北京100039

MSP430系列单片机是集成度高、超低功耗的16位单片机。Cyclone系列芯片是Altera公司推出的低价格、RAM可达288 kb的高容量的FPGA。irig-b码广泛应用于靶场时间信息的传递和各系统的时间同步。详细介绍了irig-b码解码电路和调制电路的硬... 详细信息

MSP430系列单片机是集成度高、超低功耗的16位单片机。Cyclone系列芯片是Altera公司推出的低价格、RAM可达288 kb的高容量的FPGA。irig-b码广泛应用于靶场时间信息的传递和各系统的时间同步。详细介绍了irig-b码解码电路和调制电路的硬件设计。MSP430的软件采用C语言编写,使程序有很强的可移植性。

关键词： irig-b码时间码时统设计 MSP430 FPGA

基于FPGA的irig-b码(DC码)解码器设计

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火力与指挥控制 2014年第S1期39卷 184-185页

作者：冯培伦邢晓楠赵建文解放军驻二〇七所军事代表室太原030006

基于GPS时间统一的课题背景,提出了一种基于FPGA的直流b码解码方案。设计了一种新的解码算法,由FPGA芯片实现。与以往的方法相比,FPGA具有精度高、体积小、功耗低,灵活开放、简单实用等优点,提高了解码精度,具有较强的抗干扰性。

关键词： irig-b码 FPGA 解码

基于ARM+FPGA的irig-b码产生器的研制

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时间频率学报 2012年第4期35卷 218-227页

作者：高林胡永辉侯雷中国科学院国家授时中心西安710600 中国科学院精密导航定位与定时技术重点实验室西安710600 中国科学院研究生院北京100039

本设计中采用ARM芯片作为主控芯片,FPGA芯片作为主功能芯片,使用C和Verilog语言编程。通过软件控制生成irig-b(DC)码信号,由分频1 PPS信号和外部标准1 PPS信号锁相同步保证时标信号的同步,在产生DC码后采用基于FPGA内部ROM数字查找表技... 详细信息

本设计中采用ARM芯片作为主控芯片,FPGA芯片作为主功能芯片,使用C和Verilog语言编程。通过软件控制生成irig-b(DC)码信号,由分频1 PPS信号和外部标准1 PPS信号锁相同步保证时标信号的同步,在产生DC码后采用基于FPGA内部ROM数字查找表技术实现AC码的数字调制。整体方案设计简单,应用方便。

关键词： irig-b码 ARM芯片现场可编程门阵列(FPGA) 数字调制

基于LabVIEW的irig-b码实时采集与解析方法

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舰船科学技术 2017年第9期39卷 151-154页

作者：张敬礼刘兴华侯朋代雪峰大连测控技术研究所辽宁大连116013

授时设备是现代舰船噪声综合测试系统的重要组成部分。本文提出一种Lab VIEW平台下的授时设备irig-b码采集解析方法。首先利用授时设备产生的秒脉冲作为触发信号控制采集设备采集irig-b码,然后对irigb码进行门限判别预处理,再与位置识... 详细信息

授时设备是现代舰船噪声综合测试系统的重要组成部分。本文提出一种Lab VIEW平台下的授时设备irig-b码采集解析方法。首先利用授时设备产生的秒脉冲作为触发信号控制采集设备采集irig-b码,然后对irigb码进行门限判别预处理,再与位置识别标志比对提取信号端点,最后将irig-b码与移位寄存器进行移位比对,识别码字以及解析时间信息。试验结果表明,该方法能够有效解决irig-b码实时采集解析问题,具有定时精度高、软件开销小、抗电磁干扰能力强等优点,可应用于授时设备的开发设计、工作状态监测、信号质量评估等。

关键词：授时设备 irig-b码 LabVIEW 解码

基于FPGA的irig-b码基带产生电路的设计与实现

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基于FPGA的IRIG-B码基带产生电路的设计与实现

作者：陈利苏州大学

学位级别：硕士

本论文的主要目的是设计用于将接收到的时间信息进行irig-b编码的电路，实现基于直接序列扩频通信原理以及相对相移键控调制的基带信号的数字信号处理。编码电路主要由时间接收单元、预处理单元和irig-b编码器构成。发送电路主要由基带... 详细信息

本论文的主要目的是设计用于将接收到的时间信息进行irig-b编码的电路，实现基于直接序列扩频通信原理以及相对相移键控调制的基带信号的数字信号处理。编码电路主要由时间接收单元、预处理单元和irig-b编码器构成。发送电路主要由基带处理单元和频带处理单元构成。用Verilog HDL语言完成整个电路所有模块的设计，然后连接所有电路模块，最后通过SignalTap II Logical Analysis tool进行功能仿真。所有工作在Altera公司的Cyclone Ⅲ E系列FPGA（现场可编程门阵列）芯片中实现。论文首先提出了一种适用于时间接收与发送的基于FPGA的irig-b码基带产生电路。然后讨论了整个电路中各模块的理论依据以及详细的实现方法。其中编码部分主要包括GPS接收模块、时间预处理模块、irig-b编码器，发送部分主要模块包括差分编码器、直接序列扩频模块和bPSK调制模块。最后编译工程,并将程序下载到DE0开发板(Altera公司的)上进行仿真验证，并给出了各部分的模块验证仿真结果。由仿真结果可知：电路工作结果准确，整体性能稳定，占用相对较少的资源，符合最初的设计要求。

关键词： GPS FPGA irig-b码扩频通信

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基于FPGA的irig-b码解码设计

基于FPGA的IRIG-B码解码设计

作者：张明迪哈尔滨工程大学

学位级别：硕士

时间信息是一个非常重要的物理参量,随着现代科学技术的发展,通信、电力、导航、武器试验等诸多领域都对高精度授时、校时提出了要求。在水声学试验中,往往需要高精度的时间信号做为标记和参考。irig-b格式时间码（简称b码）是国际通用... 详细信息

时间信息是一个非常重要的物理参量,随着现代科学技术的发展,通信、电力、导航、武器试验等诸多领域都对高精度授时、校时提出了要求。在水声学试验中,往往需要高精度的时间信号做为标记和参考。irig-b格式时间码（简称b码）是国际通用的时间同步标准,采用b码作为授时手段完全满足水声学试验的要求。近年来,现场可编程门阵列（FPGA）得到了飞速发展,它具有相当强大的实时性和并行处理能力。论文采用了FPGA作为核心处理器件,实现了基于FPGA的b码实时解算系统的硬件设计与调试。论文首先研究了b时间码的概念,阐述了b码的基本格式和标准接口。分别研究了直流b码和交流b码的码元特征和各项参数。通过软件仿真,模拟了两种b码信号的生成和解码过程;重点研究了b码解码的FPGA实现方法,主要包括直流b码和交流b码的解码方法以及1pps信号的生成方法。通过AD转换模块、FPGA、通信模块、接口转换模块的芯片选型,完成了b码解码系统的硬件设计,绘制了电路原理图并设计、制作了电路板,完成了整个解码系统的焊接和调试,并对测试结果进行了简要分析,并给出了改进的建议。根据对电路板的测试,论文中的b码解码硬件电路基本达到了设计要求,实现了预期目标。

关键词： irig-b码解码可编程逻辑器件高精度授时

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全数字irig-b码解调方法的研究

全数字IRIG-B码解调方法的研究

作者：王丽敏中国科学院研究生院(国家授时中心)

学位级别：硕士

irig-b格式码（简称b码）是国际标准的时间码。在我国标准化时统中，采用b码作为时统设备和用户设备的标准接口信号，用户端通过对b码进行解调来获得各种时间和频率信号。b码的解调精度，最终影响了时统设备的同步精度。本文紧紧围绕... 详细信息

irig-b格式码（简称b码）是国际标准的时间码。在我国标准化时统中，采用b码作为时统设备和用户设备的标准接口信号，用户端通过对b码进行解调来获得各种时间和频率信号。b码的解调精度，最终影响了时统设备的同步精度。本文紧紧围绕全数字irig-b码解调的实现，仔细研究了基于FPGA的irig-b（DC）码的解调方法，给出了解码的总体设计方案及解码流程，重点介绍了如何在同步时序中完成对秒同步信号的准确提取及对b码中携带的时间信息的获取，最终给出了FPGA实现结果。文中通过对比分析irig-b(AC)码的解调现状，给出了一种全新的b(AC)码解调方法，首次提出了采用全数字Costas环提取b(AC)中的过零点信息的思想，该方法克服了以往采用过零检测电路本身所存在的零点漂移和脉冲抖动等缺点。文中给出了全数字b(AC)码解调系统的总体设计方案及其FPGA实现结构。重点对全数字Costas环在b(AC)码解码中的应用进行了分析。并在环路参数取不同值的情况下，对环路进行了MATLAb仿真。结果表明，全数字Costas环的引入能够大大提高b(AC)码的解调精度，使其达到1μs甚至10-7s的精度，并给出了环路的FPGA实现结果。

关键词： irig-b码全数字解调 FPGA 全数字 Costas环精度

基于irig-b码的时间统一系统的研究与实现

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基于IRIG-B码的时间统一系统的研究与实现

作者：吕冰北京理工大学

学位级别：硕士

现代社会,国防军事、通信电子、电力与应用工程及基础科学研究等领域,对精密的时间服务要求不断提高,需求日益增多。过去,时间服务基本是由石英钟提供的,已经不能满足现阶段对时间精度的更高要求。因此,针对某些特定的用户及特定的需求... 详细信息

现代社会,国防军事、通信电子、电力与应用工程及基础科学研究等领域,对精密的时间服务要求不断提高,需求日益增多。过去,时间服务基本是由石英钟提供的,已经不能满足现阶段对时间精度的更高要求。因此,针对某些特定的用户及特定的需求,需要设计与之相对应的时间系统,本文针对国防及海军应用领域设计实现了一套可靠性高、操作简单、功能丰富的时间统一系统（Timing system）。本设计旨在提供一种以GPS信号和北斗信号为参考源的基于FPGA技术的时间统一系统,系统要求完成本地时间、1pps信号、irig-b（DC）码、irig-b（AC）码、5MHz以及10MHz正弦载波的输出。本设计主要分为两个部分,硬件设计实现部分与嵌入式软件设计部分。硬件设计实现部分以FPGA芯片为核心,对其它功能模块及外围电路进行硬件设计实现。整个硬件实现部分分为四个模块分别进行设计:时间接收模块,数据处理模块,b码生成模块和载波生成模块,共由八块功能板卡组成。各功能板卡以同一型号FPGA芯片为核心,根据需求集成不同的功能模块与外围功能电路,共同组成时间统一系统的硬件部分。嵌入式软件设计部分同样以FPGA为核心,基于各功能板卡对其进行嵌入式软件编程,此部分根据功能分为三个模块:时间提取模块、时间整合模块、b码转换模块,实现了外部天线接收到的初始时间信息到irig-b码码制时间信息的转换。经过系统可行性验证,本文设计的时间统一系统克服了以往时间统一系统的缺点,成本低、易携带、可靠性高且便于调试,可以满足多领域的应用需求。

关键词： GPS信号北斗信号 irig-b码 FPGA