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流处理器中支持非规格化浮点数的硬件实现

计算机研究与发展 2007年第Z1期44卷 195-198页

作者：李勇方粮国防科学技术大学计算机学院长沙410073 国防科学技术大学计算机学院长沙410073

ieee754标准规定了浮点非规格化数的处理,但这种数据类型计算非常复杂以至于很多设计采用软件而不是硬件的方式来处理非规格化数.软件方法会增加数据处理时间,在流处理器中,为了提高数据处理效率没有设置中断/自陷机制,不能采用软件方... 详细信息

ieee754标准规定了浮点非规格化数的处理,但这种数据类型计算非常复杂以至于很多设计采用软件而不是硬件的方式来处理非规格化数.软件方法会增加数据处理时间,在流处理器中,为了提高数据处理效率没有设置中断/自陷机制,不能采用软件方法来处理非规格化数据,为此,提出一种硬件识别和处理非规格化数的方法,在融合乘加部件架构基础上只增加少量额外的硬件代价,就可以对浮点非规格化数进行处理,这种方法大大提高了非规格化数据的处理速度.

关键词： ieee754标准非规格化数浮点硬件融合乘加

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一种用于浮点乘法的边界筛选伪随机测试方法

计算机工程 2008年第8期34卷 273-274,280页

作者：周汇俞军程君侠华霞复旦大学专用集成电路与系统国家重点实验室上海200433

复杂测试空间中难以命中的冷僻细节,导致在ieee浮点算法测试过程中难以验证单条浮点运算的正确性。该文针对传统直接随机测试方法的缺点,提出一种边界筛选生成案例的测试方法。该方法对待测算法边界条件建模,求解边界条件,利用解来构造... 详细信息

复杂测试空间中难以命中的冷僻细节,导致在ieee浮点算法测试过程中难以验证单条浮点运算的正确性。该文针对传统直接随机测试方法的缺点,提出一种边界筛选生成案例的测试方法。该方法对待测算法边界条件建模,求解边界条件,利用解来构造筛选操作数的标准,并通过筛选操作数实现测试。实验证明该方法比直接随机测试方法更可靠。

关键词：浮点运算随机测试修正模式 ieee754标准边界筛选

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浮点乘法验证中的一种边界点测试方法

复旦学报（自然科学版） 2008年第1期47卷 45-49页

作者：周汇俞军程君侠华霞复旦大学专用集成电路与系统国家重点实验室上海200433

针对常用的随机测试生成方法的弱点,提出一种用于ieee浮点乘法验证的边界条件筛选测试生成方法.其基本思路为:对待测算法边界条件建模;求解边界条件;用求得的解构造筛选操作数的标准;筛选操作数实现测试.应用该方法于典型芯片Intel387S... 详细信息

针对常用的随机测试生成方法的弱点,提出一种用于ieee浮点乘法验证的边界条件筛选测试生成方法.其基本思路为:对待测算法边界条件建模;求解边界条件;用求得的解构造筛选操作数的标准;筛选操作数实现测试.应用该方法于典型芯片Intel387SX和实际设计项目C387L数学协处理器,证实该方法比随机测试生成方法更为可靠.

关键词：浮点运算 ieee754标准修正模式随机测试边界筛选

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单双精度浮点加法的可重构设计研究

计算机工程与设计 2013年第11期34卷 3889-3893页

作者：范继聪洪琪安徽大学电子信息工程学院安徽合肥230601

为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循ieee754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过... 详细信息

为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循ieee754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。

关键词：浮点算术运算可重构设计 ieee754标准功能切换资源重用

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基于PowerPC的浮点单元设计与验证

基于PowerPC的浮点单元设计与验证

作者：张镨文西安电子科技大学

学位级别：硕士

从第一款微处理器诞生至今,微处理器的浮点处理在航空航天、多媒体、信号处理等诸多领域有着越来越广泛的应用,与人类日常生活和工作的联系越来越紧密。伴随科技的日益进步,人们对浮点处理的要求也越来越高,这就对浮点单元的设计与验证... 详细信息

从第一款微处理器诞生至今,微处理器的浮点处理在航空航天、多媒体、信号处理等诸多领域有着越来越广泛的应用,与人类日常生活和工作的联系越来越紧密。伴随科技的日益进步,人们对浮点处理的要求也越来越高,这就对浮点单元的设计与验证提出了更大挑战。为此,论文重点进行基于PowerPC的浮点单元的设计与验证。详细分析了PowerPC发展背景和应用范围、浮点单元的功能需求和组成机理,重点剖析了被广泛使用的、对计算机浮点数格式进行严格定义的ieee754标准,深入研究了浮点数的相关算法,为设计和研究奠定理论基础;基于ieee754标准和浮点数算法,给出了浮点单元的整体逻辑结构,完成了流水线、存储器寻址、浮点指令、浮点异常与处理等浮点单元主要模块和功能的原理分析、详细设计和关键的代码实现;依靠软硬件协同验证的方法,通过Synopsys DVE E-2011.03仿真软件进行模块级验证,搭建了验证平台,经过细致的验证项策划,并借助NCerilog仿真软件进行虚拟平台级验证,完成了对所设计浮点单元的验证工作,所有验证项均通过,浮点单元的设计满足设计要求。论文工作是对浮点单元设计的一次有益探索,对相关设计具有借鉴作用。

关键词：浮点单元 PowerPC ieee754标准软硬件协同验证

同符号数相加“大数吃小数”的界限：理论分析

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天津师范大学学报（自然科学版） 2014年第4期34卷 25-27页

作者：曹靖李建平中国科学院大气物理研究所北京100029 中国科学院研究生院北京100029 天津理工大学理学院天津300384 北京师范大学全球变化与地球系统科学研究院北京100875

研究计算机内部二进制浮点数ieee754存储规则及相加过程,给出数值计算中两同号规范化数相加发生"大数吃小数"现象的严格理论界限,为实际数值计算中避免此类现象提供理论依据,并利用所得理论对数值试验中的现象及结论进行解释.

关键词： “大数吃小数” 数值计算 ieee754标准规范化二进制浮点数

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浮点数用法分析

兰州工业高等专科学校学报 2012年第3期19卷 51-53页

作者：杜叔强施武祖兰州工业高等专科学校软件工程系甘肃兰州730050

分析了ieee754标准浮点数的存储格式、在数轴上的分布、最大值、最大间隔以及有效数字,总结了浮点数使用时的原则.

关键词：浮点数 ieee754标准单精度双精度有效数字

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浮点数的整除与取余

福建电脑 2017年第8期33卷 42-43页

作者：陈书敏江西医学高等专科学校江西上饶334000

本文主要研究浮点数的整除与取余运算。首先介绍当前在此方面研究的现状,再说明本次研究利用循环语句控制其小数部分变化找出了当一个数整数部分为偶数其小数部分若大于0.5则进位取整后再整除或取余,否则截断取整后再整除或取余;当一个... 详细信息

本文主要研究浮点数的整除与取余运算。首先介绍当前在此方面研究的现状,再说明本次研究利用循环语句控制其小数部分变化找出了当一个数整数部分为偶数其小数部分若大于0.5则进位取整后再整除或取余,否则截断取整后再整除或取余;当一个数整数部分为奇数其小数部分若大于或等于0.5则进位取整后再整除或取余,否则截断取整后再整除或取余的变化规律,最后从浮点数在计算机内部存储的方式和通常采用的除运算算法两个方面分析得出上述运算规律的原因。

关键词：浮点数整除取余 ieee754标准除运算算法浮点数精度缺失

一种在FPGA上实现32位浮点正弦函数的运算

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山东理工大学学报（自然科学版） 2008年第3期22卷 93-96页

作者：徐伟广东工业大学自动化学院广东广州510006

利用在FPGA上实现32位浮点加法、乘法运算模块,根据泰勒多项式进行VHDL程序的映射来逼近浮点正弦函数值,所有数据都是以ieee—754 32位单精度标准来进行函数运算的.它能够兼容大多数的处理器,为在FPGA上实现含有正弦运算的混沌电路、滤... 详细信息

利用在FPGA上实现32位浮点加法、乘法运算模块,根据泰勒多项式进行VHDL程序的映射来逼近浮点正弦函数值,所有数据都是以ieee—754 32位单精度标准来进行函数运算的.它能够兼容大多数的处理器,为在FPGA上实现含有正弦运算的混沌电路、滤波技术、语音图象处理等电路系统带来极大的方便.

关键词： ieee754标准泰勒多项式模块映射归一化处理数值仿真