检索结果-南通市图书馆

在线全文

学校读者我要写书评

暂无评论

基于3D可扩展PE阵列cnn加速器的设计

计算机工程与科学 2021年第3期43卷 389-397页

作者：苏梓培杨鑫陈弟虎粟涛中山大学电子与信息工程学院广东广州510275

卷积神经网络具有参数大、运算量大的特点,当将其具体应用在移动端设备时,需要在满足帧率(速度)的前提下,尽量减少功耗与芯片面积。考虑满足现有移动端网络的兼容性、性能和面积等因素,设计一个基于3D可扩展PE阵列的cnn加速器。该加速... 详细信息

卷积神经网络具有参数大、运算量大的特点,当将其具体应用在移动端设备时,需要在满足帧率(速度)的前提下,尽量减少功耗与芯片面积。考虑满足现有移动端网络的兼容性、性能和面积等因素,设计一个基于3D可扩展PE阵列的cnn加速器。该加速器兼容3×3卷积、3×3深度可分离卷积、1×1卷积和全连接层,其PE阵列能根据具体应用的网络和硬件约束,设定3个维度上最优的并行度参数,以达到更优的性能。该cnn加速器在512个PE下运行yolo-v2达到76.52 GOPS、74.72%的性能效率,在512个PE下运行mobile-net-v1达到78.05 GOPS、76.22%的性能效率。最后应用cnn加速器构建了一个实时目标检测系统,将yolo-lite网络部署至XILINX Zynq-7000 SoC ZC706硬件开发平台上,其cnn运算性能达到了53.65 fps。

关键词： cnn加速器三维PE阵列目标检测 SoC

面向深度可分离卷积的cnn加速器设计与FPGA验证

在线全文

学校读者我要写书评

暂无评论

面向深度可分离卷积的CNN加速器设计与FPGA验证

作者：张广明东南大学

学位级别：硕士

在卷积神经网络（Convolutional Neural Network,cnn）中,轻量级网络模型采用深度可分离卷积代替标准卷积,大幅降低了网络的参数量和计算量,仅损失有限的准确率,有利于将cnn部署在存储资源和计算资源受限的嵌入式平台,并应用在自动驾驶... 详细信息

在卷积神经网络（Convolutional Neural Network,cnn）中,轻量级网络模型采用深度可分离卷积代替标准卷积,大幅降低了网络的参数量和计算量,仅损失有限的准确率,有利于将cnn部署在存储资源和计算资源受限的嵌入式平台,并应用在自动驾驶、无人机和移动计算等对实时性要求较高的领域。因此,研究面向深度可分离卷积的cnn加速器具有重要的意义。本文设计了可配置计算模式的计算阵列和可配置数据带宽的特征值缓存阵列。计算阵列主要由14行32列处理单元（Processing Element,PE）和数据选择器构成,通过控制数据选择器的数据选择信号来选择输入和输出特征值的数据流,可以实现脉动计算模式和列并行计算模式。脉动计算模式可以充分利用点卷积和标准卷积的输入特征值重用,降低访存的功耗;列并行计算模式可以实现深度卷积不同通道的并行计算,提升计算阵列在计算深度卷积时的吞吐率。特征值缓存阵列主要由14行32列缓存单元和数据选择器构成,通过控制缓存单元的读写使能信号和数据选择器的数据选择信号,实现并行读写不同的缓存单元,可以在两种不同的计算模式下为计算阵列提供不同带宽的输入特征值,并存储计算阵列产生的不同带宽的输出特征值。最后,本文基于可配置的计算阵列和特征值缓存阵列,设计了面向深度可分离卷积的cnn加速器电路。本文基于中芯国际40nm的工艺对加速器电路进行逻辑综合,加速器的工作电压为1.1V,工作频率为200MHz,特征值和权重的数据位宽为8bit,DC综合的电路功耗为286.9m W,电路面积为6.14mm,峰值吞吐率为179.2GOPS,能效为624.6GOPS/W。在Xilinx ZYNQ7100FPGA开发板上实现了加速器电路的验证,采用Image Net作为数据集,运行Mobile Net V2的前向推理,分类速度为124.5帧每秒。

关键词：深度可分离卷积可配置计算阵列可配置特征值缓存阵列 cnn加速器

基于FPGA的SoC接口在cnn加速器中的研究

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

电子设计工程 2021年第12期29卷 6-8,13页

作者：夏冰洁王琴上海交通大学电子信息与电气工程学院上海200240

卷积神经网络计算的显著特点在于计算的数据量大、计算过程繁杂、数据流动复杂,基于这些特点,为了实现一种较为高效的卷积神经网络数据传输,设计了一条从外围存储设备中读写数据,进入计算模块的通路。以“SPIFlash-DDR-计算模块”为主... 详细信息

卷积神经网络计算的显著特点在于计算的数据量大、计算过程繁杂、数据流动复杂,基于这些特点,为了实现一种较为高效的卷积神经网络数据传输,设计了一条从外围存储设备中读写数据,进入计算模块的通路。以“SPIFlash-DDR-计算模块”为主要数据通路,并引入PingPong读写操作进行数据流优化,结合Vivado仿真平台进行综合分析,最终实现了100 MHz时钟频率的数据通路,并给出了每层卷积数据大致的输入时间。

关键词： SoC接口 DMA接口设计 cnn加速器 FPGA

数据集与网络结构对基于FPGA的cnn加速器的抗软错误性能的影响

在线全文

学校读者我要写书评

暂无评论

小型微型计算机系统 2023年第11期44卷 2510-2515页

作者：折夏煜刘玉宏王杨圣郭刚王海滨王亮韩光洁河海大学物联网工程学院南京211100 中国原子能科学研究院北京102413 北京微电子技术研究所北京100076

卷积神经网络(Convolutional Neural Networks,cnn)凭借其优越的并行处理能力,在医疗健康、无人驾驶、人脸识别等领域得到了广泛应用.现场可编程门阵列(Field Programmable Gate Array,FPGA)的灵活性使其适于cnn的硬件实现.然而随着工... 详细信息

卷积神经网络(Convolutional Neural Networks,cnn)凭借其优越的并行处理能力,在医疗健康、无人驾驶、人脸识别等领域得到了广泛应用.现场可编程门阵列(Field Programmable Gate Array,FPGA)的灵活性使其适于cnn的硬件实现.然而随着工艺尺寸减小,软错误对FPGA的影响变得不容忽视.为了更好地研究基于FPGA的cnn异构加速器的可靠性,对其在关键任务中的设计给出参考性指导,提出了不同深度和宽度的网络拓扑,并对基于其设计的加速器进行了大量故障注入实验.通过分析实验中数据集、网络深度、宽度和资源开销对软错误恢复能力的影响,得出以下结论:使用高复杂度的数据集和增加网络深度会使cnn加速器抗软错误性能降低;而网络宽度的增加虽然会增大开销,但加速器并未因此获得更高的错误率,可靠性反而有所提升.

关键词： cnn加速器 FPGA 软错误故障注入

维普期刊数据库博看期刊

基于YOLOv5s-Lite的柑橘害虫识别加速器设计与实现

在线全文

学校读者我要写书评

暂无评论

小型微型计算机系统 2024年

作者：宋绍剑贾明瑞李刚广西大学电气工程学院

针对农作物害虫自动监测系统片上资源相对受限的特点，设计了一种基于FPGA+ARM的柑橘害虫自动识别系统。首先，对原YOLOv5s模型的CBS和CSP模块进行模型改进，建立了一种高并行、高吞吐量的轻量化YOLOv5s-Lite柑橘害虫识别模型；然后，... 详细信息

针对农作物害虫自动监测系统片上资源相对受限的特点，设计了一种基于FPGA+ARM的柑橘害虫自动识别系统。首先，对原YOLOv5s模型的CBS和CSP模块进行模型改进，建立了一种高并行、高吞吐量的轻量化YOLOv5s-Lite柑橘害虫识别模型；然后，为了将训练好的害虫识别模型部署到FPGA中，对输入像素及权重进行8位定点量化，采用RTL（Register Transfer Level）方法和Verilog HDL（Hardware Description Language）将卷积神经网络（cnn）的基本网络映射到FPGA的片上资源；接着，为了充分挖掘FPGA的硬件资源潜力，对建立的YOLOv5s-Lite模型进行了硬件算法优化；最后，在ZYNQ 7020硬件平台上实现了害虫的自动识别。结果表明：优化后的加速器对FPGA的LUT（Lookup Table）、FF（Flip Flop）、BRAM（Block RAM）、DSP（Digital Signal Processor）等主要资源的占用率更低，吞吐量和能源效率分别提升了3.06与2.4倍。

关键词： cnn加速器 FPGA YOLOv5s-Lite 柑橘害虫

基于片上系统的可配置卷积神经网络加速器的设计与实现

在线全文

同方期刊数据库

学校读者我要写书评

暂无评论

高技术通讯 2024年第7期34卷 744-754页

作者：张立国杨红光金梅申前燕山大学电气工程学院秦皇岛066004

针对现阶段卷积神经网络(cnn)加速器的设计只能部署在单一现场可编程门阵列(FPGA)平台、不支持硬件平台升级迭代的问题,设计了一种基于片上系统(SoC)的可配置cnn加速器。该加速器具备以下2个特点:(1)在电路设计中将数据位宽、中间缓存... 详细信息

针对现阶段卷积神经网络(cnn)加速器的设计只能部署在单一现场可编程门阵列(FPGA)平台、不支持硬件平台升级迭代的问题,设计了一种基于片上系统(SoC)的可配置cnn加速器。该加速器具备以下2个特点:(1)在电路设计中将数据位宽、中间缓存空间大小、乘法器阵列(MAC)并行度作为一种可选配置参数,通过调整资源使用量,使得该加速器能够适配不同FPGA硬件;(2)提出了动态数据复用的策略,通过对比数据传输过程中不同复用方式下的总参数量差异,动态地选择复用方法,以减少数据传输的等待时间,提高乘法器阵列利用率。该方案在ZCU104板卡上进行了实验,实验结果表明,当数据位宽选择8、乘法器阵列并行度选择1024、核心运算模块工作在180 MHz时,卷积运算阵列峰值吞吐量为180 GOPs,功耗为3.75 W,能效比达到47.97 GOPs·W^(-1),对于VGG16网络,其卷积层的平均乘法器阵列利用率达到84.37%。

关键词：卷积神经网络(cnn) 现场可编程门阵列(FPGA) cnn加速器可配置异构加速

高性能人脸识别加速器优化设计及FPGA实现

在线全文

学校读者我要写书评

暂无评论

计算机工程与应用 2020年第22期56卷 48-54页

作者：吴进张伟华席萌代巍西安邮电大学电子工程学院西安710121

计算机视觉的快速发展对嵌入式产品的系统性能要求越来越高,传统的现场可编程门阵列(Field Programmable Gate Array,FPGA)平台存在计算吞吐未能很好匹配内存带宽,通用处理器对卷积神经网络(Convolutional Neural Network,cnn)的实现效... 详细信息

计算机视觉的快速发展对嵌入式产品的系统性能要求越来越高,传统的现场可编程门阵列(Field Programmable Gate Array,FPGA)平台存在计算吞吐未能很好匹配内存带宽,通用处理器对卷积神经网络(Convolutional Neural Network,cnn)的实现效率不高,未能满足性能要求等问题。针对以上设计瓶颈,使用经典的LeNet-5神经网络模型,在Xilinx ZC706嵌入式开发平台上设计了一个高性能的人脸识别神经网络加速器,在高层次综合(High Level Synthesis,HLS)工具的基础上通过存储优化、定点量化、运算优化等方法对神经网络模型进行优化改进,实现了7层的cnn加速器。实验结果表明,cnn加速器的工作频率为200 MHz,相较于CPU,加速器实现了126倍加速,相较于GPU速度提升10倍以上,并且功耗仅为2.62 W。

关键词： cnn加速器现场可编程门阵列(FPGA) 高层次综合(HLS) 存储优化定点量化

卷积神经网络加速器中SEU的评估与加固研究

在线全文

学校读者我要写书评

暂无评论

电子器件 2023年第2期46卷 386-390页

作者：陈凯陈鑫张颖张智维南京航空航天大学电子信息工程学院江苏南京210016

AI加速器在空间探索应用时需要考虑到空间辐射环境下SEE引发的软错误。在AI加速器设计过程中,需要对其SEE容错能力和可靠性进行评估,本文对Lenet-5的加速器进行了SEU故障注入,提出了一种从网络结构与电路模块映射的角度进行统计评估的... 详细信息

AI加速器在空间探索应用时需要考虑到空间辐射环境下SEE引发的软错误。在AI加速器设计过程中,需要对其SEE容错能力和可靠性进行评估,本文对Lenet-5的加速器进行了SEU故障注入,提出了一种从网络结构与电路模块映射的角度进行统计评估的方法。实验结果证明,在神经网络中,由于AI加速器计算数据大的特点,发生在权重和特征图的SEU错误在传播过程中有可能会被池化层屏蔽掉,SEU错误发生在靠近输出的层级比靠近输入的层级更容易导致识别准确率的下降。此外,实验还发现,在加速器电路模块映射中,负责产生使能信号和地址控制信号的控制单元CTRL比处理单元PE和存储单元MEM更容易被SEU错误所影响,严重时会影响加速器的正常运行。最后本文针对评估结果,进行了STMR加固措施对CTRL进行了加固,相比于FTMR,极大地减少了面积开销。

关键词： cnn加速器 Lenet-5 单粒子效应故障注入

在线全文

学校读者我要写书评

暂无评论

基于神经网络加速器的图像识别系统设计

基于神经网络加速器的图像识别系统设计

作者：谢立红湖南大学

学位级别：硕士

计算机视觉在工业物联网领域发挥着不可忽视的作用。计算机视觉中最关键部分是图像采集和图像识别,深度卷积神经网络算法由于其较高的识别精度成为图像识别算法的首选。在实际应用中通常使用GPU对神经网络算法进行加速,但消耗了较大的功... 详细信息

计算机视觉在工业物联网领域发挥着不可忽视的作用。计算机视觉中最关键部分是图像采集和图像识别,深度卷积神经网络算法由于其较高的识别精度成为图像识别算法的首选。在实际应用中通常使用GPU对神经网络算法进行加速,但消耗了较大的功耗,因而限制了其在资源和功耗有限的移动嵌入式平台中的应用。本文利用全可编程SoC平台对基于卷积神经网络加速器的图像识别系统进行设计,该SoC为ARM+FPGA架构平台,具有高性能、低功耗和可编程逻辑资源丰富等特点。本文中图像识别系统主要包括图像采集系统和cnn加速器,图像采集系统实现视频图像数据的采集与存储,采集帧率最大可达30fps。cnn加速器通过加速cnn算法的前向推测过程来实现图像的快速识别。由于cnn算法具有高计算量和高访存量的特点,因此提高运算的并行度和数据传输带宽是加速器设计的关键所在。基于上述思路,本文设计了完整的cnn加速器,主要包括专用计算单元、指令控制单元、存储控制模块、扩展运算单元等。文中设计了32x7定点计算阵列与特定数据通路,提高加速器的运算速度和内存带宽。针对权重压缩和网络的稀疏性,本文提出了一种特殊存储方式,并设计权重地址生成模块对压缩后的权重进行解压缩。针对步长大于1时输入数据复用低的缺点,本文提出一种输入数据滑动窗口步长变换为1的方法,该方案能最大程度地利用硬件并行性和数据通路复用,可减小计算量巨大的输入层运算时间和功耗消耗。本文最后采用Xilinx Zynq-706开发板对图像识别系统进行实现与验证,并利用训练好的图片分类应用,在100Mhz的时钟频率下,计算速度可达30fps,功耗仅为2.371W。

关键词：计算机视觉全可编程SoC 图像识别图像采集系统 cnn加速器