检索结果-南通市图书馆

一种红外海面小目标检测算法的ASIC结构实现

在线全文

学校读者我要写书评

暂无评论

微电子学与计算机 2004年第5期21卷 108-110,113页

作者：陈朝阳秦付莘郑兆青张天序沈绪榜华中科技大学图像识别与人工智能研究所华中科技大学图像信息处理与智能控制教育部重点实验室西安微电子技术研究所陕西西安710054

文章基于一种用于红外图像小目标检测的多级滤波算法,提出其硬件实现结构。该结构选用统一的1×3模板,通过改变滤波器的级连数目得到不同大小的滤波模板,从而检测不同大小的小目标。数据路径包含三个并行的数据通道,采用流水线形式对数... 详细信息

文章基于一种用于红外图像小目标检测的多级滤波算法,提出其硬件实现结构。该结构选用统一的1×3模板,通过改变滤波器的级连数目得到不同大小的滤波模板,从而检测不同大小的小目标。数据路径包含三个并行的数据通道,采用流水线形式对数据进行处理,分别检测1×1～1×3、1×4～1×5和1×6～1×7的目标。这种结构可以对输入的红外图像进行实时处理。

关键词：红外图像小目标检测多级FIR滤波器 booth编码 ASIC

在线全文

学校读者我要写书评

暂无评论

高速双域乘法器设计及其应用

微电子学与计算机 2016年第5期33卷 1-5页

作者：郑朝霞资义纯田园吴浩华中科技大学光学与电子信息学院湖北武汉430074

双域乘法器在椭圆曲线密码学中具有重要意义,是构成双域模乘器的重要组件.考虑到双域乘法器的关键路径主要由GF(p)域决定;因此,在传统的基4booth编码乘法器的基础上进行优化设计,改进部分积产生电路以及Wallace压缩电路,使其能够同时支... 详细信息

双域乘法器在椭圆曲线密码学中具有重要意义,是构成双域模乘器的重要组件.考虑到双域乘法器的关键路径主要由GF(p)域决定;因此,在传统的基4booth编码乘法器的基础上进行优化设计,改进部分积产生电路以及Wallace压缩电路,使其能够同时支持GF(p)域和GF(2 m)域.设计的双域乘法器在FPGA实现结果表明,双域乘法器比单独实现两个域面积减小16.9%;延时比单独的GF(p)域增加1.188ns.将设计的双域乘法器应用到模乘器,结果表明,该设计完成一次256bit的模乘操作比已有的在时间上节约了7.35%.

关键词：双域乘法器双域模乘 booth编码双域4-2压缩器

一种基于RISC结构单片机的数字乘法器的设计

在线全文

学校读者我要写书评

暂无评论

微电子学 2004年第5期34卷 593-596页

作者：吴静李树荣姚素英赵毅强张生才天津大学专用集成电路设计中心天津300072

　介绍了一种8位RISC结构单片机中乘法器的设计方法,分析了移位相加、加法器树、booth编码-移位相加等多种乘法器的工作原理,并采用Synopsys综合工具实现了这些乘法器。综合及仿真结果表明,根据该8位RISC结构单片机特点设计的booth编码... 详细信息

　介绍了一种8位RISC结构单片机中乘法器的设计方法,分析了移位相加、加法器树、booth编码-移位相加等多种乘法器的工作原理,并采用Synopsys综合工具实现了这些乘法器。综合及仿真结果表明,根据该8位RISC结构单片机特点设计的booth编码-移位相加乘法器较之其它类型乘法器速度提高很多,而面积仅比最小的移位相加乘法器增加不到18%。从速度和面积两方面综合考虑,是较好的设计方案。

关键词：单片机 RISC 乘法器移位相加 booth编码

在线全文

学校读者我要写书评

暂无评论

一种数字信号处理器中的高性能乘加器设计

微电子学 2010年第1期40卷 32-36页

作者：孙偲彦蒋剑飞毛志刚上海交通大学微电子学院上海200240

乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的booth编码结合Wallace树压缩的基础上,通过在部分积压缩... 详细信息

乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。

关键词：数字信号处理器乘加器 booth编码华莱士树压缩

在线全文

学校读者我要写书评

暂无评论

高性能SIMD乘法阵列体系结构

微电子学与计算机 2014年第3期31卷 9-13页

作者：吴虎成刘洋徐瑞刘建平国防科技大学计算机学院湖南长沙410072

描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入... 详细信息

描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入了"溢出补偿技术"解决了复数矩阵乘法运算的判溢出问题.通过牺牲非关键路径上短位宽乘法性能,提高关键路径上高位宽乘法性能.所述结构与文献[1]中乘法簇结构相比,64位乘法延时减少3.65%,面积降低3.92%,功耗提高5.71%.

关键词： SIMD乘法定点乘加 booth编码点积乘法复数乘法

在线全文

学校读者我要写书评

暂无评论

32位高速浮点乘法器优化设计

半导体技术 2007年第10期32卷 871-874页

作者：周德金孙锋于宗光江南大学信息工程学院江苏无锡214036 中国电子科技集团公司第五十八研究所江苏无锡214035

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 详细信息

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。

关键词：浮点乘法器 booth编码 4-2压缩器超前进位加法器

在线全文

学校读者我要写书评

暂无评论

一种双精度浮点乘法器的设计

微电子学 2003年第4期33卷 331-334页

作者：何晶韩月秋北京理工大学电子工程系北京100081

　设计了一个双精度浮点乘法器。该器件采用改进的booth算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并... 详细信息

　设计了一个双精度浮点乘法器。该器件采用改进的booth算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。

关键词：浮点运算 booth编码 IEEE舍入浮点乘法器阵列结构

在线全文

学校读者我要写书评

暂无评论

基于优化电路的高性能乘法器设计

微电子学与计算机 2011年第4期28卷 52-56页

作者：应琦钢郑丹丹何乐年浙江大学超大规模集成电路研究所浙江杭州310027

为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压... 详细信息

为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压下,仿真结果与Synopsys公司module compiler生成的乘法器相比,部分积产生电路速度提高34%,7∶3压缩器和其他压缩器的结合使用减少了约一级全加器的延时,整体乘法器速度提高约17.7%.

关键词： booth编码部分积压缩 7:3压缩器

在线全文

学校读者我要写书评

暂无评论

一种43位浮点乘法器的设计

微电子学与计算机 2009年第6期26卷 17-20页

作者：谷理想孙锋于宗光江南大学微电子系江苏无锡214122 中国电子科技集团公司第58研究所江苏无锡214061

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、... 详细信息

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.

关键词：乘法器 booth编码平方根进位选择加法器舍入