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二次booth编码的大数乘法器设计

清华大学学报（自然科学版） 2007年第10期47卷 1681-1684页

作者：颜晓东李树国清华大学微电子学研究所北京100084

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶booth编码的大数乘法器结构和二次编码的booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶booth编码预计算奇数倍的被乘数个数。... 详细信息

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶booth编码的大数乘法器结构和二次编码的booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶booth编码预计算奇数倍的被乘数个数。基于此结构和编码,用Verilog代码设计了570×570b流水线乘法器。基于SMIC 0.18μm工艺,综合表明电路的关键路径延时为5.8 ns,芯片面积小于30mm2。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域512 b芯片的实现。

关键词：乘法器 booth编码模乘 RSA算法

基于booth编码模乘模块RSA的VLSI设计

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西安电子科技大学学报 2002年第3期29卷 363-367页

作者：舒妍卢君明西安电子科技大学机电工程学院陕西西安710071 上海交通大学大规模集成电路研究所上海200030

在Montgomery模乘算法基础上 ,采用大数乘法器常用的booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ... 详细信息

在Montgomery模乘算法基础上 ,采用大数乘法器常用的booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ,提高了处理器的时钟频率 .在 0 2 5 μm工艺下 ,对于10 2 4位操作数 ,可在 2 0 0MHz时钟频率下工作 ,其加密速率约为 178kbit/s .

关键词： booth编码模乘模块 RSA VLSI设计模幂乘法模乘算法因特网安全

基4booth编码的高速32×32乘法器的设计与实现

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电子科技大学学报 2008年第S1期37卷 106-108,132页

作者：周婉婷李磊电子科技大学电子科学技术研究院成都610054

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4booth算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改... 详细信息

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4booth算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。

关键词： booth编码压缩器乖法器 Wallace树

一种新型的晶体管级改进booth编码单元电路

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微电子学 2002年第3期32卷 212-214,218页

作者：卢君明林争辉上海交通大学大规模集成电路研究所上海200030

文章提出了一种新的高速低功耗晶体管级改进 booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路 ,采用高速低功耗 XOR和 XNOR电路 ,仅用了 30个晶体管就实现了改进 booth编码。在 0 .35 μm的工艺条件下 ,HSPICE的仿真结果... 详细信息

文章提出了一种新的高速低功耗晶体管级改进 booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路 ,采用高速低功耗 XOR和 XNOR电路 ,仅用了 30个晶体管就实现了改进 booth编码。在 0 .35 μm的工艺条件下 ,HSPICE的仿真结果表明 ,电源电压 3.3V和频率 1 0 0 MHz条件下 ,该改进 booth编码电路的延迟为 0 .34ns,平均功耗为 0 .1 3m W。

关键词：晶体管单元电路 booth编码逻辑电路

一种改进的基4-booth编码流水线大数乘法器设计

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微电子学与计算机 2014年第1期31卷 60-63,67页

作者：周怡李树国清华大学微电子学研究所北京100084

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-booth编码方法来缩短booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进... 详细信息

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-booth编码方法来缩短booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.

关键词： booth编码 wallace压缩乘法器公钥密码运算

基于改进的booth编码和Wallace树的乘法器优化设计

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计算机应用与软件 2016年第5期33卷 13-16页

作者：石敏王耿易清明暨南大学信息科学技术学院广东广州510632

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压... 详细信息

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。

关键词：乘法器 booth编码部分积阵列 Wallace树

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booth编码在补码乘法中的应用

科技创新导报 2012年第35期9卷 52-52页

作者：王超长安大学信息学院陕西西安710064

在数字信号处理中,乘法器是运算单元的核心部件之一,通过booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基booth编码及4基booth编码,指出在实现乘法器中优先考虑4基booth编码的原因,阐述了... 详细信息

在数字信号处理中,乘法器是运算单元的核心部件之一,通过booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基booth编码及4基booth编码,指出在实现乘法器中优先考虑4基booth编码的原因,阐述了在应用booth编码时注意的问题,在实际应用中验证了该方案的有效性和稳定性。

关键词：补码 booth编码乘法器

基于Radix-4 booth编码的模2^n＋1乘法器设计

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通信技术 2015年第10期48卷 1168-1173页

作者：鄢斌李军海军计算技术研究所北京100841 成都三零嘉微电子有限公司四川成都610041

模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电... 详细信息

模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电路,并通过简化部分积生成、采用重新定义的3-2和4-2压缩器等措施以减少路径时延和硬件复杂度。比较其他同类设计,该方法具有较小的面积、时延,可有效提高分组密码算法的加解密性能。

关键词：分组密码算法 Radix-4 booth编码 3—2和4-2压缩器模2^n+1乘法

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一种基于静态分段补偿的近似乘法器设计

微电子学 2023年第5期53卷 814-819页

作者：侯博文彭泽阳贺雅娟电子科技大学电子薄膜与集成器件国家重点实验室成都610054

提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器... 详细信息

提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器,本设计在保持了较高精度水平的前提下,面积和功耗优化的比例达到了36.96%和35.95%。在图片边缘检测应用中,设计的峰值信噪比和结构相似性指标分别为26.10和98%,可见本设计在降低硬件资源消耗的同时,应用效果接近全精度乘法器。

关键词：近似乘法器 booth编码静态分段补偿方法误差补偿