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适用于MPEG2标准的逆量化器的VLSI设计

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半导体技术 1999年第1期24卷 25-27,31页

作者：叶波秦东章倩苓复旦大学专用集成电路与系统国家重点实验室

介绍了视频压缩国际标准ＭＰＥＧ２（ＭｏｖｉｎｇＰｉｃｔｕｒｅｓＥｘｐｅｒｔＧｒｏｕｐ）中有关逆量化的算法，设计了一种适用于ＭＰＥＧ２视频解码的逆量化器ＶＬＳＩ结构，并用ＶＨＤＬ语言进行了仿真。采用改进的高速Ｂｏｏｔｈ... 详细信息

介绍了视频压缩国际标准ＭＰＥＧ２（ＭｏｖｉｎｇＰｉｃｔｕｒｅｓＥｘｐｅｒｔＧｒｏｕｐ）中有关逆量化的算法，设计了一种适用于ＭＰＥＧ２视频解码的逆量化器ＶＬＳＩ结构，并用ＶＨＤＬ语言进行了仿真。采用改进的高速Ｂｏｏｔｈ流水线乘法器提高电路速度。用１μｍＣＭＯＳ单元库进行综合，在５０ＭＨｚ时钟频率下，电路规模为３０００门左右。关键路径延时为１７ｎｓ，该电路可应用于ＭＰＥＧ２视频解码器。

关键词： MPEG2 逆量化 booth乘法器 VLSI 设计

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新型高速CSD编码滤波器及VLSI的实现

半导体技术 2001年第11期26卷 22-25页

作者：唐长文吴俊军闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ０．３５ｕｍＣＭＯＳ工... 详细信息

通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ０．３５ｕｍＣＭＯＳ工艺实现。芯片规模７５００门，面积１．００ｍｍｘ０．４２ｍｍ。

关键词：有限冲击响应滤波器 CSD码 booth乘法器加法树 VLSI

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一种改进的模2n-1乘法器

微电子学与计算机 2011年第4期28卷 107-110页

作者：敖思远李磊电子科技大学电子科学技术研究院四川成都611731

在余数系统中,2n-1是一种最普遍应用的模,文中提出一种改进方法来设计修改模2n-1 booth乘法器.当n为偶数时,将比以往方法减少很多部分项.实验结果表明,新改进的乘法器与以前相比在面积上节省约9%,在时间延时上节省约2.4%.

关键词：余数系统 booth乘法器华莱树

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低功耗可扩展FFT专用集成电路的设计

低功耗可扩展FFT专用集成电路的设计

作者：李杰湖南大学

学位级别：硕士

由于数字信号处理具有精度高、灵活性好、抗干扰能力强、易于大规模集成等优点,目前已在众多领域取代了传统的模拟信号处理。在各种数字信号处理算法中起着核心作用的是离散傅里叶变换(DFT),但是由于离散傅里叶变换计算量大,且要求占用... 详细信息

由于数字信号处理具有精度高、灵活性好、抗干扰能力强、易于大规模集成等优点,目前已在众多领域取代了传统的模拟信号处理。在各种数字信号处理算法中起着核心作用的是离散傅里叶变换(DFT),但是由于离散傅里叶变换计算量大,且要求占用的内存大,难以实现实时处理,限制了其应用。Cooley和Tukey在1965年提出的快速傅里叶变换算法(FFT)使离散傅里叶变换的运算速度提高了几百倍,解决了数字信号处理实现和应用的瓶颈,快速傅里叶变换处理器也因此成为数字信号处理中最基本也是最重要的一个单元,目前已广泛地应用于数字通信、语音信号处理、图象处理、生物医学工程、雷达、地震、天文等领域。由于专用集成电路在功耗方面的优势,本课题采用ASIC方法对FFT处理器进行设计,并且将该FFT处理器设计成可扩展的,可以根据需要配置进行8点、16点、32点、64点、128点、256点、512点和1024点的运算。本文首先阐述了数字信号处理理论中快速傅立叶变换的理论基础,通过对比不同基算法的复杂度以及对功耗的影响,采用按时间抽取的基2算法设计该FFT处理器。然后讨论了FFT的顺序结构、级联结构、并行结构和阵列结构,本设计根据低功耗的要求选择了顺序结构。本设计还将长位宽的存储器分割成两个短位宽的存储器,并在蝶形运算单元中通过数学变换将实数乘法器的个数从4个减少为3个,进一步降低了功耗。通过对乘法器的讨论,选择使用了改进的booth编码乘法器。本文还对存储器的地址生成算法进行了详细的讨论。该FFT处理器在存储器读写和蝶形单元的运算之间采用流水线方法,提高了处理速度。此外,本文还对设计的各个阶段运用的低功耗方法进行了阐述,对功耗进行了分析。该低功耗可扩展的FFT处理器采用Verilog HDL进行代码编写,用Modelsim进行功能仿真,用Xilinx的FPGA进行了验证,最后采用SMIC 0.18μm CMOS工艺库进行综合及布局布线,并根据项目需要成功实现了扩展为8-256点的FFT处理器的流片。测试结果表明:该FFT处理器的计算误差低于3%;进行256点FFT运算需要2063个时钟周期;在1.8V工作电压下,其平均功耗约为1.17 mW/MHz。该设计在功耗、速度和计算精度上都达到了预期的目标。

关键词： FFT ASIC 低功耗可扩展存储器 booth乘法器

面向多媒体信息处理的算子级可重构细胞电路研究

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面向多媒体信息处理的算子级可重构细胞电路研究

作者：谢敏南京航空航天大学

学位级别：硕士

可重构硬件作为一种新的高性能硬件系统解决方案,它具有优越的性能和灵活性,是通用处理器和ASIC的折衷。通用处理器基于软件编程而工作,系统的速度普遍不能很高;ASIC能获得很高的速度,但硬件体系结构是定制的,丧失了器件的灵活性;由于... 详细信息

可重构硬件作为一种新的高性能硬件系统解决方案,它具有优越的性能和灵活性,是通用处理器和ASIC的折衷。通用处理器基于软件编程而工作,系统的速度普遍不能很高;ASIC能获得很高的速度,但硬件体系结构是定制的,丧失了器件的灵活性;由于兼顾了运算速度和灵活性,可重构硬件研究得到了迅猛的发展,目前面向特定应用领域的可重构硬件系统研究是研究热点之一。本文研究了面向多媒体信息处理的可重构硬件结构和算子级细胞电路设计,论文的主要研究工作包括:(1)分析了常用多媒体信息处理算法的特点,在此基础上提取多媒体信息处理“算子”(如乘加/减或乘累加/累减等),并分析了常用多媒体信息处理算法在算子上的映射情况。(2)面向多媒体信息处理,给出了一种新的阵列电路FPMACA(Field Programmable Multiply Add Cell Array)的整体结构。根据多媒体信息处理算子的特点,提出了一种新的算子级细胞电路PMAC(Programmable Multiply Add Cell)的设计方案,详细设计了细胞电路的各个模块,给出了一种新的可重构16/8bit booth乘法器电路。(3)通过仿真,对PMAC细胞电路及其各个模块进行了验证分析,并完成了FFT蝶形运算和四阶FIR滤波器在细胞电路上的映射设计与实现,实验结果证明了所设计PMAC电路的正确性和可行性。

关键词：多媒体信息处理可重构硬件细胞电路先行进位加法器 booth乘法器

面向IoT应用的低功耗ECC模块的设计与优化

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面向IoT应用的低功耗ECC模块的设计与优化

作者：张嘉文东南大学

学位级别：硕士

在当前社会的发展背景下,物联网(Internet of Things、Io T)及其应用已经随着信息技术的迅猛发展,掀起了信息科技产业的第三次革命。而物联网通信安全性的问题也随着其在日常生活中的广泛应用而日益凸显。诸如传输层安全性协议(Transpor... 详细信息

在当前社会的发展背景下,物联网(Internet of Things、Io T)及其应用已经随着信息技术的迅猛发展,掀起了信息科技产业的第三次革命。而物联网通信安全性的问题也随着其在日常生活中的广泛应用而日益凸显。诸如传输层安全性协议(Transport Layer Security、TLS)等通信协议保证了物联网通信的安全性,而在TLS协议中,椭圆曲线密码体制(Elliptic Curve Cryptosystem、ECC)算法功耗最高、面积最大、能耗占比最高。因此,面向Io T应用的低功耗ECC模块设计有着十分重要的意义。ECC模块中所有的计算都需要通过有限域的运算模块实现,而模乘器又是所有有限域运算模块中使用频次最高、功耗占比最大的模块,蒙哥马利模乘算法凭借其良好的硬件适应性成为目前硬件设计模乘电路的主流算法。所以,本文需求即为设计一个低功耗的蒙哥马利模乘模块。针对以上需求,本文从结构级和电路级两个方面对模乘器模块进行低功耗设计优化。首先是模乘器结构方面,由于模乘器的设计瓶颈为大数乘法操作,Karatsuba-Ofman算法(KO算法)通过对大数乘法器的内部结构调整可以降低电路的面积与功耗,但由于应用于ECC模块的大数乘法器位宽为256位,传统的KO算法对位宽过高的乘法器的功耗降低效果有限。针对此问题,本文将其扩展为KO-8算法,将KO算法的拆分思想进一步扩展为拆分为位宽的1/8,然后再进行计算。并基于KO-8算法设计了一种蒙哥马利模乘器,在实现256位大数乘法的过程中,把32位乘法器单元从64个降低至36个,相比于其他设计有着更好的面积性能功耗比。其次在电路级方面,本文将双模传输管逻辑(Dual Mode Pass Logic、DMPL)静态模式下的低功耗优势应用到KO-8模乘器使用到的乘法器设计中,并以此设计了一种16位基4 booth乘法器(Radix-4 booth Multiplier)。本文在28nm工艺下对ECC模块进行系统级搭建,设计了APB(Advanced Peripheral Bus)接口的ECC模块,并对其进行功耗仿真,实验结果表明,本文基于DMPL设计的KO-8模乘器电路结构在功耗方面有着较好的表现,与已有研究相比,虽然本设计面积较大但性能、功耗优势较为明显。ECC模块面积为2.51mm,在50MHz下,一次椭圆曲线数字签名(Elliptic Curve Digital Signature Algorithm、ECDSA)计算输出延时为305.74us,并达到了最低2.89的能耗,功耗为9.44mW。

关键词： ECC 蒙哥马利模乘器 booth乘法器低功耗设计

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基于Mesh算法的异步NoC设计与实现

基于Mesh算法的异步NoC设计与实现

作者：冯广博广西民族大学

学位级别：硕士

随着半导体行业的飞速发展与纳米级的制造工艺的到来,集成电路芯片设计上能运用更为复杂的电子系统,来满足目前高性能的集成电路芯片的需要。一种借鉴计算机通讯网络的全新集成电路体系结构,NoC(Network on Chip)片上路由网络应运而生,... 详细信息

随着半导体行业的飞速发展与纳米级的制造工艺的到来,集成电路芯片设计上能运用更为复杂的电子系统,来满足目前高性能的集成电路芯片的需要。一种借鉴计算机通讯网络的全新集成电路体系结构,NoC(Network on Chip)片上路由网络应运而生,通过资源节点、路由节点之间数据路由的方式实现电路芯片内部各个资源节点间的通信。本文首先对NoC路由机制的基本理论和基本原理进行了分析,并且分别对路由算法、路由拓扑结构、仲裁器进行了深入的研究与比较,在充分调研与分析以后,选取了具有良好的扩展性、规律性、健壮性的Mesh算法作为基本路由算法,并定制拓扑结构,实现了具有路由路径唯一且可预测特征的XY路由算法。在仲裁算法的实现和设计上,采取了公平性强的轮询仲裁器。并通过对同步电路与异步电路的深入比较与分析,在控制电路的设计上采用了事件驱动的Click异步控制器,避免了同步电路设计在整体时钟控制下工作造成的大负荷、功耗浪费、时钟漂移、电路延时等问题。以上算法采用异步微流水线控制机制实现,NoC路由机制基于规则的Mesh网状结构,每个路由节点采用四向点到点的路由通信方式,资源节点与路由节点通过本地IO端口互联,最终实现资源节点到资源节点间的信息交互的目的。整个电路设计采用Xilinx公司的Vivado开发工具对设计进行实现与仿真,文中对1×1,2×2,4×4的基于Mesh算法的异步NoC设计进行实现,在路由节点的逻辑结构设计上分别采用了串行与并行两种设计思路,最终对实验结果进行比较与分析。最后,本文运用上述异步NoC机制实现改进的booth乘法器设计。并通过Xilinx公司的Vivado开发工具对基于异步NoC机制的booth设计进行实现与仿真,并对改进的booth乘法器的计算性能进行了分析。从而验证了异步Mesh网络的NoC路由电路的实用性与正确性。

关键词：异步电路 Mesh拓扑网络异步微流水线片上路由网络路由算法 booth乘法器仲裁器

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乘法器模块在FPGA中的实现

长春大学学报 2012年第8期22卷 933-936页

作者：李彦孚宋路长春理工大学电子信息工程学院长春130022

作为数字信号处理领域的基本运算单元,乘法器在其中起到了至关重要的作用。本文设计了三种基于FP-GA的数字乘法器模块,包括传统乘法器,LUT乘法器和booth算法的乘法器,利用Modelsim仿真软件分别对三种算法进行了仿真,并用QuartusII软件... 详细信息

作为数字信号处理领域的基本运算单元,乘法器在其中起到了至关重要的作用。本文设计了三种基于FP-GA的数字乘法器模块,包括传统乘法器,LUT乘法器和booth算法的乘法器,利用Modelsim仿真软件分别对三种算法进行了仿真,并用QuartusII软件对所编写的Verilog程序进行编译综合,这里用到的FPGA芯片是Altera公司生产的cycloneII器件,最后对结果进行了说明。

关键词：数字信号处理 LUT乘法器 booth乘法器 FPGA