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电脑知识与技术 2007年第2期2卷 1019-1020,1023页

作者：周盛容胡正飞同济大学电子与信息工程学院微电子学专业上海200092

该文以BCH（67，53）为例，提出了一种改进的，适合在FPGA上实现的BCH译码算法，并用Xilinx公司Virtext2pro器件实现了BCH（67，53）码的译码。该算法基于bm迭代，与传统的BCH译码算法相比，具有硬件实现简单，运算速度快，消耗资源少... 详细信息

该文以BCH（67，53）为例，提出了一种改进的，适合在FPGA上实现的BCH译码算法，并用Xilinx公司Virtext2pro器件实现了BCH（67，53）码的译码。该算法基于bm迭代，与传统的BCH译码算法相比，具有硬件实现简单，运算速度快，消耗资源少等优势。经仿真验证，对于码组中任意小于等于两比特的随机错误都可以给予纠正，且运行可靠。目前，该BCH译码器已成功地应用在DVB-T（数字地面电视）系统中。

关键词： BCH码 bm迭代现场可编程逻辑阵列电子设计辅助技术查表法

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一种BCH类型纠错算法的设计与实现

一种BCH类型纠错算法的设计与实现

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作者：杨修电子科技大学

学位级别：硕士

随着科技不断进步,各式各样的智能电子设备陆陆续续面世,可移动存储也逐渐变得必不可少。通常情况下,可移动存储内部存储介质的信息状态并不是完全理想的,它有一定的不稳定性,很容易受到其它因素的影响而发生改变,而数据的正确性恰恰是... 详细信息

随着科技不断进步,各式各样的智能电子设备陆陆续续面世,可移动存储也逐渐变得必不可少。通常情况下,可移动存储内部存储介质的信息状态并不是完全理想的,它有一定的不稳定性,很容易受到其它因素的影响而发生改变,而数据的正确性恰恰是可移动存储正常工作的先决条件。因此,可移动存储产品厂商往往会在产品内插入检错纠错(ECC,Error Checking and Correction)算法模块,以提高产品信息存取的正确性。而BCH(Bose-Chaudhuri-Hocquenghem)正是这样一种在可移动存储领域被广泛使用且性价比较高的ECC算法。本文以实现一种纠错能力强、面积小、“零”时延的BCH算法模块为目的,设计并流片一款工艺为SilTerra CMOS 180nm Logic的BCH测试芯片,最终实现一款支持最长1K Bytes数据编码、最大72 bits纠错的BCH测试芯片。本文着重研究和分析了BCH算法的基本概念、工作原理、算法架构以及物理实现方式等细节,提出了BCH算法实现的具体思路,并最终完成了BCH算法模块的代码设计、后端实现、芯片流片及产品测试。本文的主要内容如下:首先,仔细研究了BCH的基本概念和算法原理,并根据研究所得算法架构进行了Matlab建模,验证了该BCH算法的可行性及性能指标,并对算法的各项参数进行了针对性的优化。其次,对Matlab验证后的算法进行了模块分解,将BCH算法模块分为编码模块和解码模块两大模块。其中,编码模块相对简单,而解码模块就比较复杂了,根据功能不同,解码模块又分为了伴随式计算、bm迭代和钱搜索三个部分。接下来,根据产品方案需要,重点对编码模块和bm迭代模块的架构进行了优化,进一步降低了物理实现的难度,提高了系统的工作效率。其中,尤为重要的是采用了无逆bm迭代算法,去掉了原bm算法架构中较难实现的除法运算,使BCH算法的物理实现变得更加简单、容易。最后,利用硬件描述语言Verilog对BCH算法进行了对应的代码设计和仿真验证,完成了相应的后端设计,并在SilTerra 180nm工艺上进行了投片验证。待芯片生产完成之后,又针对嵌入了本次BCH算法设计的测试芯片进行了纠错能力的全方位测试,最终所有测试结果都通过了系统考核,该结果表明本次实现BCH算法模块的目标成功完成。

关键词：检错纠错 BCH算法 bm迭代

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OFDM系统中高速RS码的研究与实现

OFDM系统中高速RS码的研究与实现

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作者：聂鹏华中科技大学

学位级别：硕士

无线通信技术的高速发展将人们带入了3G时代，但仍然不能够满足人们日益增长的对多媒体业务的需求，下一代移动通信系统的研究正是为了能真正提供高速率高质量的宽带多媒体业务。OFDM技术因为其高效的频谱利用率和能有效对抗多径衰落的... 详细信息

无线通信技术的高速发展将人们带入了3G时代，但仍然不能够满足人们日益增长的对多媒体业务的需求，下一代移动通信系统的研究正是为了能真正提供高速率高质量的宽带多媒体业务。OFDM技术因为其高效的频谱利用率和能有效对抗多径衰落的特性，已成为4G物理层调制技术的首选方案。而要提供高速率高可靠性的多媒体数据，必须要有先进的纠错码技术予以支持，RS码因其极强的纠错能力，已被多种数字多媒体广播标准采用，也极有可能是4G编码方案中外码方案的首选。因此，OFDM系统中的高速RS码的研究与设计有着重要的意义。本文简要地介绍了OFDM系统的整体架构，并用MATLAB工具搭建了整个OFDM系统的仿真平台，对RS码在OFDM系统中的性能做了仿真，并进行了研究和分析。基于高速应用的目的，对RS编码器和RS解码器展开了详尽的研究设计工作。在RS编码器中，对于占据主要硬件实现面积的有限域常系数乘法器单元，提出了全局复用的思想并采取两级异或的优化策略，与传统的设计方法相比，可以极大地降低异或门复杂度。在RS解码器中，采用修正的bm迭代算法来解关键方程，不仅避免了复杂的求逆运算，同时还缩减了解码电路的关键路径，提高了电路的工作速率。最后设计的RS编解码电路通过了仿真与验证，RS编码器节省了硬件资源，RS解码器实现了较高工作频率。

关键词： OFDM RS码有限域常系数乘法器 bm迭代高速

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32位EMC中ECC的设计研究

32位EMC中ECC的设计研究

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作者：高玉红哈尔滨工业大学

学位级别：硕士

随着超大规模集成电路的发展和外部存储器存储数据量的增加,对储存器的访问也越来越多,而对存储器的访问大多都通过存储器控制器进行。但是在对外部存储器访问的时候,由于存储器本身的问题或者各种噪声的干扰,都会使存储在存储器里面的... 详细信息

随着超大规模集成电路的发展和外部存储器存储数据量的增加,对储存器的访问也越来越多,而对存储器的访问大多都通过存储器控制器进行。但是在对外部存储器访问的时候,由于存储器本身的问题或者各种噪声的干扰,都会使存储在存储器里面的信号的值发生翻转,导致数据发生错误,特别是在速度较高的系统中。若数据读出时不能及时纠正发生的错误,这将会影响计算机的性能及重要数据的处理,所以在外部存储控制器(EMC)中嵌入具有纠错检错功能的模块具有非常重要的意义和价值。所以设计了一个能实现纠正两个错误同时检测四个错误的编译码纠错模块。由于BCH码具有良好的纠错性能,在许多系统中得到了广泛的应用,而且存储在存储器中的数据大多为二进制,采用二进制的BCH纠错码比较合适。外部存储器控制器中使用的二进制BCH纠错检错模块包括编码器和译码器。论文首先进行了BCH编码算法、译码算法的研究。采用Verilog实现了编码器和译码器的硬件描述,然后又对编译码器进行验证和综合等方面的研究。对编码器,在普通串行编码算法的基础上进行改进,采用组合逻辑使编码结果可以在一个周期输出,并对其进行功能验证。同时对译码通路的四个模块进行研究和优化,特别是使用简化bm迭代算法求解出错误位置的多项式模块,使其最大程度的满足面积和时序的要求。针对实际应用的需要本课题使用BCH(50,32)的码字,是有限域GF(26)上的BCH(63,45)的缩短码。最后,对全文的研究内容工作进行了总结,提出了BCH编译码的进一步研究工作。

关键词：纠错码编码器译码器 bm迭代

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RS译码的软件实现与优化

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电脑知识与技术 2011年第1期7卷 161-164页

作者：智佳姚国清中国地质大学（北京）北京100083

RS码的编／译仿真程序或软件在算法验证和硬件设计调试中起非常重要的作用。为了弥补目前专门介绍RS码译码的资料很少，而相应的程序实现性能效率不高，提出了对bm迭代算法运用多线程技术和数据并发方法对其进行性能的优化。通过在不同... 详细信息

RS码的编／译仿真程序或软件在算法验证和硬件设计调试中起非常重要的作用。为了弥补目前专门介绍RS码译码的资料很少，而相应的程序实现性能效率不高，提出了对bm迭代算法运用多线程技术和数据并发方法对其进行性能的优化。通过在不同的多核处理环境中进行了验证，说明了方法的可行性和有效性。

关键词： RS译码 bm迭代多线程数据并发对偶基

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基于G3-PLC的RS译码器的设计与实现

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微型机与应用 2016年第17期35卷 68-71页

作者：黄增先王进华福州大学电气工程与自动化学院福建福州350108

针对G3-PLC物理层信道编码的要求,设计了一种RS译码器。为了解决译码过程中有限域乘法器存在的连线复杂、运算速度慢等问题,设计了一种查表运算。采用该查表运算可以快速实现有限域的乘法运算,并且可以简化Berlekamp-Massey(bm)迭代过... 详细信息

针对G3-PLC物理层信道编码的要求,设计了一种RS译码器。为了解决译码过程中有限域乘法器存在的连线复杂、运算速度慢等问题,设计了一种查表运算。采用该查表运算可以快速实现有限域的乘法运算,并且可以简化Berlekamp-Massey(bm)迭代过程中的求逆运算,使得用传统的bm迭代就可以高效地实现RS译码。结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。时序仿真结果与综合结果表明,该译码器资源占用率低,能够在100 MHz系统时钟下进行有效译码。

关键词： G3-PLC RS译码器 FPGA bm迭代

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