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基于新型booth选择器和压缩器的乘法器设计

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微电子学与计算机 2020年第3期37卷 5-8页

作者：王佳乐胡越黎上海大学微电子研究与开发中心上海201900 上海大学机电工程与自动化学院上海201900

为了优化乘法器关键路径延时并减少电路面积,提高乘法器的整体性能.本文在运用基4booth算法的基础上,针对部分积生成器延时相对较大的问题,提出了一种新型的booth选择器,用于提高部分积生成的效率.同时,本文又提出一种新型的4-2部分积... 详细信息

为了优化乘法器关键路径延时并减少电路面积,提高乘法器的整体性能.本文在运用基4booth算法的基础上,针对部分积生成器延时相对较大的问题,提出了一种新型的booth选择器,用于提高部分积生成的效率.同时,本文又提出一种新型的4-2部分积压缩器,用于提高部分积压缩器的压缩效率.基于tsmc28nm工艺,对运用上述优化点的有符号16比特乘法器进行仿真验证和综合,本文设计的乘法器关键路径延时为0.98 ns.实验结果表明,本文提出的两点新型设计,能较好的提升乘法器的计算性能.

关键词： booth选择器 4-2压缩器乘法器部分积

一种3级流水线wallace树压缩器的硬件设计

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微电子学与计算机 2005年第1期22卷 160-162,165页

作者：常静波郭立中国科学技术大学集成电路与系统实验室安徽合肥230026

本文提出了一种针对32位浮点乘法运算的三级流水线wallace树压缩器。首先设计出4-2和3-2压缩器,然后由其构成wallace树结构的压缩器,在部分积整个压缩过程中,采用三级流水线,大大提高了浮点运算中尾数处理的速度。该压缩器采用了模块化... 详细信息

本文提出了一种针对32位浮点乘法运算的三级流水线wallace树压缩器。首先设计出4-2和3-2压缩器,然后由其构成wallace树结构的压缩器,在部分积整个压缩过程中,采用三级流水线,大大提高了浮点运算中尾数处理的速度。该压缩器采用了模块化设计,并用VHDL进行了描述,使用了modelsimXEII5.6a仿真软件进行了波形仿真,并用synplify/synplifypro综合工具比较了由两种不同4-2压缩单元所构成的wallace树压缩器的综合结果,选出最佳的一种。此压缩器已作为一个压缩模块,用在32位浮点乘法器的软核设计中,得到了很好的结果。

关键词： 4-2压缩器 3-2压缩器 Wallace树流水线部分积压缩器

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改进部分积压缩结构的快速乘法器

计算机工程 2010年第9期36卷 252-254页

作者：董时华乔庐峰解放军理工大学通信工程学院

针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMI... 详细信息

针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMIC 0.18μm工艺标准数字单元库,使用Synopsys Design Compiler综合实现,在1.8 V,25℃条件下,芯片最大路径延时为3.16 ns,内核面积为50 452.75μm2,功耗为5.17 mW。

关键词：布思算法 4-2压缩器保留进位加法器跳跃进位加法器华莱士树型结构

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32位高速浮点乘法器优化设计

半导体技术 2007年第10期32卷 871-874页

作者：周德金孙锋于宗光江南大学信息工程学院江苏无锡214036 中国电子科技集团公司第五十八研究所江苏无锡214035

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 详细信息

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。

关键词：浮点乘法器 Booth编码 4-2压缩器超前进位加法器

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RV32IM处理器乘法电路的设计与实现

微电子学与计算机 2018年第9期35卷 125-128页

作者：张凯李涛秦晨蕊圣飞西安邮电大学电子工程学院陕西西安710121 西安邮电大学计算机学院陕西西安710121

为了实现RV32IM处理器中整数乘法的操作,对RISC-V指令集中整数乘法的"M"标准扩展进行实现.设计中对于乘法指令的实现,采用基4的Booth算法和Wallace树型4-2压缩器.将该设计嵌入到RV32IM处理器中,通过仿真和SMIC 65nm高密度标准单元库进... 详细信息

为了实现RV32IM处理器中整数乘法的操作,对RISC-V指令集中整数乘法的"M"标准扩展进行实现.设计中对于乘法指令的实现,采用基4的Booth算法和Wallace树型4-2压缩器.将该设计嵌入到RV32IM处理器中,通过仿真和SMIC 65nm高密度标准单元库进行综合表明:该乘法单元电路功能正确且显著提高了乘法的运算效率,最大工作频率能够达到500 MHz.

关键词：乘法器 Booth算法 4-2压缩器 RV32IM处理器 RISC-V指令集

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基于近似计算的低功耗乘法器设计与实现

基于近似计算的低功耗乘法器设计与实现

作者：赵越上海交通大学

学位级别：硕士

乘法运算一直是数字信号处理中不可或缺的数字逻辑运算操作,也是衡量很多数字信号处理器芯片运算性能的主要评价指标。一方面,为了实现较高的精度,数字信号处理器中通常在运算中使用浮点乘法器来代替定点乘法器。另一方面,近些年来在深... 详细信息

乘法运算一直是数字信号处理中不可或缺的数字逻辑运算操作,也是衡量很多数字信号处理器芯片运算性能的主要评价指标。一方面,为了实现较高的精度,数字信号处理器中通常在运算中使用浮点乘法器来代替定点乘法器。另一方面,近些年来在深度神经网络和一些图像处理等容错应用中,可以通过降低部分计算的精度来降低电路的功耗和提高运算性能。针对上述应用领域,本文在深入调研近似计算理论和乘法器电路结构的基础上,研究了近似乘法器的设计和优化方法。首先,研究了基于近似计算乘法器的基本原理和一般设计方法,完成了乘法器的主要功能模块的设计和相应的误差分析。其次,在乘法器部分积产生和压缩电路设计中,提出基于“与”门和“或”门的近似4-2压缩运算单元,并对部分积压缩方法进行了优化。第三,根据本文提出的近似乘法器设计方法,设计并实现了三种16位近似乘法器电路。在此基础上,利用综合误差分析方法,对这些近似乘法器进行了分析和比较。本文提出的近似乘法器,在28nm工艺下进行仿真、综合与物理设计,实验结果表明,与传统的精确计算乘法器相比本文设计的近似乘法器面积减小了49.96%、电路延时降低了65.96%、功耗降低75.44%。在图像处理应用系统验证中,本文将设计的三种近似乘法器应用于图像锐化和图像边缘检测中。仿真结果表明,提出的近似乘法器较高质量的实现了图像处理锐化和边缘检测。图像锐化处理中,设计三处理后的图像PSNR值和SSIM值均为最高;设计二处理后图像的SSIM值与设计一相比提高了0.42。图像边缘检测中,设计三处理结果近似于精确乘法器处理结果,而设计一和设计二分别在PSNR和SSIM评价中为最好结果。研究和实验结果表明,本文提出的基于近似理论设计的乘法器可以显著降低电路面积和运算功耗、提升处理速度,并能有效控制计算误差,在图像处理等领域具有一定的应用前景。

关键词：近似计算乘法器 4-2压缩器低功耗图像处理

兼容TMS320C54xDSP数据通路设计

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兼容TMS320C54xDSP数据通路设计

作者：张琨西北工业大学

学位级别：硕士

当前计算机和信息技术的飞速发展,使得数字信号处理技术得到了迅速的发展,数字信号处理器的设计越来越完善、功能越来越强大。伴之而来的是,数字信号处理器在众多需要进行高速数据处理的领域都有着广泛的应用。各个领域里都有着广阔的... 详细信息

当前计算机和信息技术的飞速发展,使得数字信号处理技术得到了迅速的发展,数字信号处理器的设计越来越完善、功能越来越强大。伴之而来的是,数字信号处理器在众多需要进行高速数据处理的领域都有着广泛的应用。各个领域里都有着广阔的市场和巨大的应用价值,这使得数字信号处理器(DSP)成为目前电子工业领域增长最迅速的产品之一。因此设计有自主产权的DSP处理器IP核就有很高的实用价值。作者参与完成了一款兼容TMS320C54x的DSP处理器的设计工作,负责数据通路的设计工作。在参阅大量的资料的基础上,分别对加法器、乘法器、ALU和移位器的设计进行了讨论。加法器在数据通路中的应用非常广泛,它的速度也是影响系统性能的关键之一,本文参考了现有的几种典型的加法器原理和结构,针对TMS320C54xDSP处理器的性能要求,设计了两种超前进位结构加法器,在EP1C20芯片上进行综合并对比各项参数,找出了适合的40位的超前进位加法器设计方案。专用的乘法器可以完成大量的蝶形运算,使数据处理速度更快,使处理器的性能更好,乘法器的性能好坏是衡量整个DSP处理器的关键。本文参考乘法器的基本原理,对Booth算法,华莱士树,4-2压缩器都进行了讨论,找出了了适用于兼容DSP处理器的修正Booth算法-华莱士树结构的乘法器设计方案。在ALU和移位器的设计方面,对ALU的结构,移位器的实现方式都进行了讨论,为设计高性能的ALU和移位器进行了有益的尝试,可以为以后的研究者参考。

关键词： DSP 超前进位加法器乘法器 Booth算法华莱士树 4-2压缩器桶形移位器

专用集成电路设计方法研究与应用 ——高速浮点乘法器设计

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专用集成电路设计方法研究与应用 ——...

作者：邵磊江南大学

学位级别：硕士

本文主要研究基于F206DSP的40/32位浮点/整数乘法器设计。内容包括乘法的补码算法,乘法器的阵列选择,进位选择加法电路的实现以及该乘法器的CMOS逻辑电路设计,并在实现其硬件逻辑的基础上完成总体仿真。文章首先讨论了DSP的数据格... 详细信息

本文主要研究基于F206DSP的40/32位浮点/整数乘法器设计。内容包括乘法的补码算法,乘法器的阵列选择,进位选择加法电路的实现以及该乘法器的CMOS逻辑电路设计,并在实现其硬件逻辑的基础上完成总体仿真。文章首先讨论了DSP的数据格式以及浮点数的基本操作,重点说明了浮点乘法器的流程。针对补码形式的数据格式,在比较了几种补码算法的基础上,选择了改进的Booth算法进行深入讨论并将其应用于到乘法器的设计中去。然后详细分析了乘法器的阵列选择,讨论了阵列乘法器的两种典型阵列:重复阵列（IA）和Wallace树型结构,笔者就本文研究的32位浮点乘法采用了一种改进的采用两级流水线的4-2压缩器和全加器混合使用的对称Wallace树型结构完成13个部分积的相加,并重点给予阐述。接着讨论了乘法器的功能模块设计,其中包括:乘法器矩阵中的Booth编码器,部分积产生电路,进位选择电路的逻辑设计原理。在比较了几种常用的进位传递加法器原理与结构的基础上,使用静态Manchester与跳跃进位相结合的方式并完成高速进位链的设计。本文还对乘法器所用的基本CMOS单元电路的工作方式,速度等方面作了比较深入的分析讨论。最后在乘法器硬件逻辑实现的基础上,笔者采用自上而下和自下而上结合的设计方法对乘法器进行编程描述,而后完成乘法器全部功能的逻辑仿真,并在Synopsys系列EDA软件上进行验证。

关键词：浮点乘法器 Booth算法 CMOS传输门 4-2压缩器部分积跳跃进位链

基于近似计算的二进制乘法器设计及其在可容错系统中的应用

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基于近似计算的二进制乘法器设计及其在可容错系统中的应用

作者：衣溪琳电子科技大学

学位级别：硕士

近似计算是利用多媒体处理、模式识别、机器学习和数据挖掘等应用中对误差的可容错性,设计高能效数字系统的一种新兴技术。通过放松传统精确计算的要求,近似计算显示出巨大的能效和性能改进的潜力。乘法运算是一种基本运算,在许多数字... 详细信息

近似计算是利用多媒体处理、模式识别、机器学习和数据挖掘等应用中对误差的可容错性,设计高能效数字系统的一种新兴技术。通过放松传统精确计算的要求,近似计算显示出巨大的能效和性能改进的潜力。乘法运算是一种基本运算,在许多数字信号处理系统中得到了广泛的应用,因此乘法器的设计效率往往会对整个系统产生很大的影响。本文提出了一种新型的高基数近似的混合基数Booth编码方法和一种近似的4-2压缩器电路,详细阐述了设计原理和方法,基于这两种近似方法对多个近似计算的二进制乘法器的电路性能指标和计算精度指标进行了仿真、对比和分析。将所提出的基于近似计算的二进制乘法器用于图像对比度调整、离散余弦变换（Discrete Cosine Transform,DCT）和有限长单位冲激响应（Finite Impulse Response,FIR）数字滤波器中进行了应用,以证明其实用性和适用性。本文提出的高基数近似的混合基数Booth编码方法具有准确的误差模型;高基数近似的混合基数Booth编码方法应用于运算位宽为12×12、16×16的乘法器时硬件性能指标提升效果非常明显。本文提出的近似4-2压缩器,具有无偏的误差特性,并明显降低了电路复杂度。采用近似4-2压缩器的近似乘法器具有精度指标优秀,误差可精确调节的特点,适用于对乘法器误差有较高要求的应用场景,并在较小的运算位宽下有着更好的折中效果。对将本文提出的高基数近似的混合基数Booth编码方法和近似4-2压缩器相结合的方法,实现了在仿真前就可以预估误差结果,并进一步细化精度调节范围的设计。基于前文提出的新型近似乘法器,搭建了三种不同位宽、不同应用的可容错系统,并进行了硬件性能和精度指标的仿真与分析。综上所述,本文提出近似方法具有明显的硬件性能指标优化,并且近似乘法器可以在可容错系统中广泛应用。

关键词：近似计算乘法器 Booth算法 4-2压缩器误差分析