检索结果-南通市图书馆

电测与仪表 1999年第4期36卷 36-39页

作者：刘传清张蕴玉胡修林湖北襄樊学院物理系华中理工大学电信系

较详细地探讨了高速数字电路系统ＰＣＢ布局和抗干扰的实用技术问题，提出了ＰＣＢ板布局规格和抗干扰措施。

关键词：抗干扰数字电路高速数字系统电路布局

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高速数字系统中的信号完整性及实施方案

电子技术应用 2002年第11期28卷 31-33页

作者：张绍军黄振国防科技大学电子科学与工程学院 410073 清华大学电子工程系 100084

描述了高速数字电路中典型的信号完整性问题,分析了各种破坏信号完整性的原因及解决方案,并结合一个实际的高速DSP系统,阐述实现信号完整性的具体方法。

关键词：高速数字系统信号完整性 DSP系统高速数字电路设计

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高速数字系统中的信号完整性调试

电子产品世界 2005年第11A期12卷 52-58页

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高速数字系统中信号完整性和传输延时分析

计算机工程与设计 2003年第2期24卷 8-10,43页

作者：葛宝珊李波姚春连刘德良北京航空航天大学计算机科学系数字媒体实验室北京100083

在高速数字系统设计中,信号完整性(SI)问题以及互连延迟引起的时序问题至关重要。详细分析推导了高速数字系统中各信号的信号完整性和传输延时约束关系,通过一个实例,给出了如何应用约束条件的具体方法。

关键词：高速数字系统信号完整性时序分析传输延时

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高速数字系统中的时序分析与设计

计算机技术与发展 2007年第7期17卷 171-174页

作者：卓沛严国萍华中科技大学电子与信息工程系湖北武汉430074

随着数字系统的工作频率的不断提高,时钟周期逐渐变小,而系统时序却越来越复杂。如何保证系统的工作时序正常,要涉及到比如保证信号完整性(Signal Integrity)、设计良好的电源分配系统(Power Distribute System)以及时序分析等诸多方面... 详细信息

随着数字系统的工作频率的不断提高,时钟周期逐渐变小,而系统时序却越来越复杂。如何保证系统的工作时序正常,要涉及到比如保证信号完整性(Signal Integrity)、设计良好的电源分配系统(Power Distribute System)以及时序分析等诸多方面,因此成为了一项具有挑战性的工作。文中从实际设计出发,结合实际工作经验,讨论了在133MHz总线工作频率下,如何控制系统工作时序。

关键词：高速数字系统最大儇小飞行时间建立/保持时间仿真

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高速数字系统中电磁干扰的分析与抑制

中国科技期刊数据库工业A 2023年第10期 82-85页

作者：折婷婷邯郸市城区水利管理处河北邯郸056001

在现代高速数字系统中,电磁干扰问题变得越来越重要。随着数据传输速度的增加和电子设备的集成度提高,高频信号和电磁辐射对系统性能的干扰也越来越显著。这些干扰可能引起信号失真、时序偏差、误码率升高甚至系统故障。因此,对电磁干... 详细信息

在现代高速数字系统中,电磁干扰问题变得越来越重要。随着数据传输速度的增加和电子设备的集成度提高,高频信号和电磁辐射对系统性能的干扰也越来越显著。这些干扰可能引起信号失真、时序偏差、误码率升高甚至系统故障。因此,对电磁干扰进行分析和抑制是确保高速数字系统稳定运行的关键。基于此,本文章对高速数字系统中电磁干扰的分析与抑制进行探讨,以供参考。

关键词：高速数字系统电磁干扰分析抑制

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高速数字系统印刷电路板电磁兼容设计

长江大学学报（自科版）（上旬） 2009年第4期6卷 275-277页

作者：成志东五邑大学信息学院广东江门529020

对高速数字系统印刷电路板(PCB)中电磁干扰的关键影响因素作了介绍和分析,并从印制电路板的选取到元器件的布局以及信号线、地线、电源线的设计等方面介绍了电磁兼容技术在高速数字系统PCB设计中的具体考虑与实际应用。

关键词：高速数字系统 PCB设计电磁干扰电磁兼容

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高速数字系统中的信号完整性调试

电子产品世界 2005年第21期 45+47+49+51-45+47+49+51页

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谨防高速数字系统电路板连线的模拟影响

电子设计技术 1996年第8期 46-47页

作者： Zaid Ayoub

为了避免高速数字系统中的串扰和反射问题,必须考虑印制电路板连线的影响。

关键词：高速数字系统特性阻抗传输线馈电设备线路板电路板连线

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使用高速逻辑分析仪探测高速数字系统

今日电子 2004年第10期 46-48页

作者： Brock J. LaMeres 安捷伦科技公司

在过去几十年中,数字设计人员一直依赖逻辑分析仪,作为系统检验的主要工具。近年来,时钟速率的加快,已经迫使设计人员考虑系统所有部分的信号完整性,包括测试能力。逻辑分析仪探头不再是任意连接到系统上就能够保证成功,而是必须考察探... 详细信息

在过去几十年中,数字设计人员一直依赖逻辑分析仪,作为系统检验的主要工具。近年来,时钟速率的加快,已经迫使设计人员考虑系统所有部分的信号完整性,包括测试能力。逻辑分析仪探头不再是任意连接到系统上就能够保证成功,而是必须考察探头位置、负荷及与传输线的邻近程度等因素。本文考察了在探测高速数字系统时设计人员遇到的部分常见问题,另外本文还讨论了探头的负荷模型及探测位置的影响。最后,本文讨论了把探头连接到高速系统最常用的技术:短线探测和阻尼电阻器探测。逻辑分析仪探头的负荷模型任何类型的探头的目标都是尽可能对系统提供最小的电负荷。如果探头对系统性能的变动太大,那么探头将不能帮助设计人员检验系统,因为故障原因可能完全是由探头引起的。隔离故障对有效检验故障非常重要。因此,设计人员必须能够预测探头对系统的影响,而不管其是可以忽略不计,还是占主导地位。预测被探测的系统性能的最精确方式是在系统模拟中包括一个探头负荷模型。逻辑分析仪厂商提供RLC电路,直到预定的频率(通常是6GHz)建立探头负荷模型。模拟不仅提供了最精确的探头影响模型,而且它们提供了一种方式,可以改变变量,监测每个变量的影响。这些变量包括探头在传输线上的位置和/或从传...

关键词：高速数字系统逻辑分析仪时钟速率探测数字设计探头信号完整性传输线测试能力设计人员