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高速串口的软件设计模式研究

计算机测量与控制 2014年第7期22卷 2318-2320页

作者：姚蓓窈向东游张华栋北京机电工程研究所北京100074

高速串口具有较大数据吞吐量,在耗时可观的任务环境中,极易产生因读取串口缓存不及时而导致数据丢失的现象;针对该缺陷,提出了一种适用于高速串口的上位机软件设计模式,采用Windows API和重叠I/O方法搭建串口数据的读写操作;该模式运用... 详细信息

高速串口具有较大数据吞吐量,在耗时可观的任务环境中,极易产生因读取串口缓存不及时而导致数据丢失的现象;针对该缺陷,提出了一种适用于高速串口的上位机软件设计模式,采用Windows API和重叠I/O方法搭建串口数据的读写操作;该模式运用多线程技术,对其数据一致性问题进行了论证;对于使用串口传输JEPG图像压缩码流的特殊应用场合,进行了优化设计;对使用波特率为2.5M的高速串口传输尺寸为640*480、帧频为12Hz、压缩比为12.5的图像测试表明,提出的设计模式满足工程应用需求。

关键词：高速串口设计模式

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多协议高速串口芯片的PCS层设计和实现

多协议高速串口芯片的PCS层设计和实现

作者：杨钞翔清华大学

学位级别：硕士

当今数字时代发展迅速,数据的重要性也越来越得到关注,要想实现数据价值,传输过程极其重要,面对海量数据提出的高速稳定传输需求,高速串口技术以其良好的特性应运而生。然而发展至今,各种核心技术基本都掌握在国外手中,国内普遍采用直... 详细信息

当今数字时代发展迅速,数据的重要性也越来越得到关注,要想实现数据价值,传输过程极其重要,面对海量数据提出的高速稳定传输需求,高速串口技术以其良好的特性应运而生。然而发展至今,各种核心技术基本都掌握在国外手中,国内普遍采用直接购买相关IP核、芯片来搭建系统网络的做法,对国外形成过度依赖,尤其如军事等领域,技术积累不足将会严重威胁我们自身的安全和发展。本课题立项于高速串口技术,力求设计一款支持多协议的高速串口芯片,对于推动该领域国内自主研发产品的发展具有非常重要的战略意义。本文主要集中于FC协议和10G以太网协议,分别参考FC-AE-ASM标准和10Gbase-R标准,研究其数字部分PCS物理编码子层的设计和实现,其中需要解决的难点有:数据高速传输过程中稳定性问题、多种类型编解码问题、高速数据加解扰问题、数据位宽转换及同步问题、FPGA的完备验证问题等。针对以上难点,本文做了以下研究。首先,设计了一种基于传统FIFO改进的弹性缓冲器,利用协议提供的IDLE字符,合适地插入或者删除IDLE字符调节缓冲器两端的读写速率实现频率补偿,完成了数据稳定的跨时钟域操作,解决了数据高速传输的稳定性问题。其次,对于协议8B/10B和64B/66B不同的编解码需求,8B/10B采用分步操作法,按5B/6B和3B/4B两步完成,64B/66B采用查找表法,分数据码和控制码来完成,解决了不同类型编解码的问题。再者,在串行加解扰的原理上进行改进,使用并行加解扰方法进行等效,解决了高速数据的加解扰问题,保证了数据率。然后,采用最小公倍数法则,利用分数分频法解决了80B/32B和66B/32B的位宽转换问题,并检测数据状态将同步头对齐到边界,解决了数据同步的问题。最后,采用了FPGA提供的IP核GTY,搭建PMA层和PCS层的环路验证平台,并提出了一套完备的时钟方案,克服了FPGA验证中的众多工程性问题,模拟出PMA层,对PCS层进行了完备的验证。

关键词：高速串口 FC协议以太网协议 PCS层

HOTLinkTM高速串口至以太网的声纳数据传输模块设计

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声学技术 2003年第Z2期22卷 369-370页

作者：包玉华郑剑锋冯师军蒋飚孙长瑜中国科学院声学研究所北京100080

　　1引言　　随着数字式声纳系统的发展,大容量数据的远距离传输,以及对数据进行有效的编码、解码成为声纳设计的重要课题,另外,声纳基阵的体积和重量要求越来越小.因此,高传输率、小体积是目前声纳数据远距离传输技术研究的两个重要... 详细信息

　　1引言　　随着数字式声纳系统的发展,大容量数据的远距离传输,以及对数据进行有效的编码、解码成为声纳设计的重要课题,另外,声纳基阵的体积和重量要求越来越小.因此,高传输率、小体积是目前声纳数据远距离传输技术研究的两个重要指标[1].……

关键词：高速串口以太网声纳数据传输模块设计 Serial Port High Speed 远距离传输小体积声纳系统声纳基阵传输技术数字式大容量传输率重量指标课题解码编码

Cyclone Ⅳ高速串口在微波数据传输中的应用

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电子产品世界 2018年第12期25卷 75-78页

作者：谢艳阳胜波陈忠松中国电子科技集团公司第三十四研究所 95972部队

采用ALTERA Cyclone Ⅳ FPGA内部SERDES实现多路数据的复分解,舍弃了专用的复分解芯片,在降低系统硬件设计复杂度的同时缩小了PCB板的体积以及系统功耗。利用数据提取、缓存、还原等处理方式,去除异步采样带来的数据传输带宽增加的弊端... 详细信息

采用ALTERA Cyclone Ⅳ FPGA内部SERDES实现多路数据的复分解,舍弃了专用的复分解芯片,在降低系统硬件设计复杂度的同时缩小了PCB板的体积以及系统功耗。利用数据提取、缓存、还原等处理方式,去除异步采样带来的数据传输带宽增加的弊端。实现在有限的无线微波传输带宽、有限的体积内部多种同步异步数据的高可靠性传输。

关键词： SERDES 高速串口数据提取异步采样微波传输

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MSP430精准配置高速串口波特率的方法

单片机与嵌入式系统应用 2012年第8期12卷 75-76页

作者：吴子桃王一邓康明张渊重庆金美通信有限责任公司物联网研究中心重庆400030

引言在实际项目大批量生产调试设备时，笔者发现同样版本的程序在不同设备上运行时效果不一致，一部分设备串口通信正常，另外一部分串口通信不正常。通过示波器对多个设备的串口波特率及系统时钟频率测试，发现不同设备之间的系统时钟... 详细信息

引言在实际项目大批量生产调试设备时，笔者发现同样版本的程序在不同设备上运行时效果不一致，一部分设备串口通信正常，另外一部分串口通信不正常。通过示波器对多个设备的串口波特率及系统时钟频率测试，发现不同设备之间的系统时钟频率及波特率存在差异，与理论值不一致，用示波器测试出的系统时钟频率及波特率与理论值偏差较大。由于系统时钟频率的偏差导致波特率设置值超过了串口所允许的最大误差值，故而导致串口通信失败。其根本原因是系统的时钟频率会随环境温度、电压或其他因素变化。

关键词：高速串口波特率 MSP430 调试设备时钟频率配置串口通信频率测试

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基于NiosⅡ的高速串口设计与实现

基于NiosⅡ的高速串口设计与实现

基于NIOS软核的高速串口DCS控制器的设计与实现

第六届全国信号和智能信息处理与应用学术会议

作者：刘茂国王鹏飞韩丙寅装备学院北京科技经营管理学院计算机信息工程系

在大数据量高速串行传输的情况下,单独采用Nios Ⅱ串口IP核进行设计,会造成CPU资源消耗过大,系统难以正常工作。为此提出了一种Nios Ⅱ与外设模块相结合的高速串口设计方案,经测试,方案有效可行。

关键词：高速串口 Nios Ⅱ

来源： cnki会议评论

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工业控制计算机 2020年第12期33卷 60-62页

作者：张景司胜剑王洪淼国核自仪系统工程有限公司上海200241

基于Intel Cyclone Ⅳ系列EP4CGX110CF23I7 FPGA芯片在Quartus16.0环境下采用逻辑设计,利用SOPC技术将NIOS软核和外围电路集成到FPGA内,实现控制器与CPU及IO卡收发8路RS-485高速串行通信信号,最大数据收发速率不低于1Mbps,支持电压监控... 详细信息

基于Intel Cyclone Ⅳ系列EP4CGX110CF23I7 FPGA芯片在Quartus16.0环境下采用逻辑设计,利用SOPC技术将NIOS软核和外围电路集成到FPGA内,实现控制器与CPU及IO卡收发8路RS-485高速串行通信信号,最大数据收发速率不低于1Mbps,支持电压监控、多信号灯控制功能,PCI和UART接口通信设计,控制器实时时钟、中断和精准时钟对时等功能。

关键词： FPGA NIOS核高速串口 PCI