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65nm工艺下面积功耗优化的BCH电路设计

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半导体技术 2012年第7期37卷 508-512页

作者：莫海锋张耀辉中国科学院苏州纳米技术与纳米仿生研究所江苏苏州215123 中国科学院研究生院北京100049

在65 nm工艺下实现了最大纠正84 bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置。该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400 MHz。两种工作频率的合理组合降低译码运算的... 详细信息

在65 nm工艺下实现了最大纠正84 bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置。该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400 MHz。两种工作频率的合理组合降低译码运算的延迟,提高固态硬盘读写数据的性能,同时提供了分时复用的可能。通过复用伴随式计算、关键方程系数求解(iBM算法)和钱搜索过程中的有限域乘法运算单元优化芯片面积。通过调整钱搜索的起始位置,实现编码和伴随式计算的求余电路复用,实现面积和功耗的优化,最终芯片面积节省了27%,功耗降低了26%。

关键词： BCH码面积优化有限域乘法器 iBM算法钱搜索

基于DVB-S2标准的可配置并行BCH编/译码器研究与设计

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现代电子技术 2015年第23期38卷 68-70,75页

作者：廖世文沈炜广州海格通信集团股份有限公司广东广州510663

针对DVB-S2标准中BCH码的特殊性,对超长码字下的BCH编/译码器的参数配置方法和并行实现结构进行了深入研究。以第二代数字视频广播标准DVB-S2中BCH码的应用特点为需求,以较小的硬件资源实现了一种21种码字参数可配置的并行BCH编/译码器... 详细信息

针对DVB-S2标准中BCH码的特殊性,对超长码字下的BCH编/译码器的参数配置方法和并行实现结构进行了深入研究。以第二代数字视频广播标准DVB-S2中BCH码的应用特点为需求,以较小的硬件资源实现了一种21种码字参数可配置的并行BCH编/译码器。设计的BCH编/译码器具有较高的数据吞吐率,能够满足DVB-S2各种应用需求。

关键词： DVB-S2 二进制BCH码伴随式计算钱搜索

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级联码及FPGA实现算法的研究

级联码及FPGA实现算法的研究

作者：刘宇电子科技大学

学位级别：硕士

级联码由于有很强的纠正突发错误的能力,已被广泛应用于DVB、深空通信、数据存储等系统中。在无线城域网的IEEE802.16a 协议的第一种物理层方案中,也是选用级联码作为纠错编码。同时随着DSP,FPGA 的发展,越来越容易在各种通用的硬件平... 详细信息

级联码由于有很强的纠正突发错误的能力,已被广泛应用于DVB、深空通信、数据存储等系统中。在无线城域网的IEEE802.16a 协议的第一种物理层方案中,也是选用级联码作为纠错编码。同时随着DSP,FPGA 的发展,越来越容易在各种通用的硬件平台上实现纠错编码。本论文讨论的就是基于Xilinx 的ViterxII系列芯片,IEEE802.16a 协议物理层纠错编码实现算法的研究。在第一章中我们首先概述了无线城域网的发展和应用,接着对信道编码的作用和发展以及FPGA 的特点和应用作了概述,同时介绍了作者所做的主要工作。第二章中的开始部分,首先介绍IEEE802.16协议族。然后具体到IEEE80216a协议,对其MAC 层,物理层,做了详细的介绍。在第三到五章中我们分别针对RS 码、交织器、卷积码的算法做了详细介绍以及FPGA 实现的硬件结构进行了讨论,同时给出了最后仿真调试结果,这也是论文的主体部分。

关键词：无线城域网 IEEE802.16a RS 码卷积码交织 Viterbi Berlekamp-Massey FORNEY 钱搜索

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一种减少RS截短码译码延时的优化设计

现代电子技术 2010年第23期33卷 33-34,38页

作者：张定云刘占渠中国空空导弹研究院河南洛阳471009

为达到缩短RS截短码译码延时的目的,对译码算法中钱搜索部分进行优化设计,采取对RS码中被截去部分不进行验根计算,而把截去部分的累乘结果存入ROM表中,在后续计算中直接查ROM表使用存储结果,这种节省搜索时间的方法,在整体上缩短了译码... 详细信息

为达到缩短RS截短码译码延时的目的,对译码算法中钱搜索部分进行优化设计,采取对RS码中被截去部分不进行验根计算,而把截去部分的累乘结果存入ROM表中,在后续计算中直接查ROM表使用存储结果,这种节省搜索时间的方法,在整体上缩短了译码延时。

关键词： RS码截短码钱搜索 RS译码

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基于FPGA的RS编译码器的实现

科技信息 2009年第9期 447-448+539页

作者：毛为勇祁中洋桂林电子科技大学信息与通信学院

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块... 详细信息

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列(FPGA)芯片上实现和验证了该设计结构。

关键词： RS码有限域乘法器 BM算法钱搜索

一种应用于存储容错的Reed-Solomon结构设计

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