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基于PPO算法的逻辑综合序列优化通用框架设计

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宁波大学学报(理工版) 2024年

作者：王梦可杨朝晖查晓婧夏银水宁波大学信息科学与工程学院

逻辑综合通常采用启发式方法将逻辑优化算法组成为序列进行电路性能优化,而启发式方法难以根据电路和优化目标的差异进行序列自动化调节,影响了电路优化质量.为了在集成电路设计中提升序列的自适应生成能力,本文将序列优化问题建模为马... 详细信息

逻辑综合通常采用启发式方法将逻辑优化算法组成为序列进行电路性能优化,而启发式方法难以根据电路和优化目标的差异进行序列自动化调节,影响了电路优化质量.为了在集成电路设计中提升序列的自适应生成能力,本文将序列优化问题建模为马尔可夫决策过程,提出一种面向多种逻辑表示的强化学习框架,利用近端策略优化(ProximalPolicyOptimization,PPO)指导智能体来探索序列优化空间,改善其生成序列的泛化能力.并将EPFL基准电路转变为与-非图(And-Inverter Graph, AIG)和异或多数图(Xor-Majority Graph, XMG)形式,分别经由所提出的框架进行实验:AIG形式下本文方法与DRiLLS和BOiLS方法相比分别有18.66百分点和27.67百分点的性能提升;XMG形式下则可提升原始电路性能约37.34%.实验结果表明,由本文方法生成的算法序列对电路性能有较大改进.

关键词：逻辑综合序列优化强化学习近端策略优化

多级混合极性Reed-Muller逻辑电路功耗优化

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计算机辅助设计与图形学学报 2024年第4期36卷 615-624页

作者：赵子豪储飞王伦耀夏银水宁波大学信息科学与工程学院宁波315211

针对多级混合极性Reed-Muller(MPRM)电路功耗优化问题,提出一种基于列表法和onset法的多级MPRM功耗优化算法.对于电路的各个割集,结合列表法和多输入AND/XOR门低功耗分解模型,遍历所有极性下的二级MPRM最优功耗函数;然后在二级MPRM函数... 详细信息

针对多级混合极性Reed-Muller(MPRM)电路功耗优化问题,提出一种基于列表法和onset法的多级MPRM功耗优化算法.对于电路的各个割集,结合列表法和多输入AND/XOR门低功耗分解模型,遍历所有极性下的二级MPRM最优功耗函数;然后在二级MPRM函数的基础上,通过onset法得到多级MPRM函数,对其中的多输入AND/XOR门进行低功耗分解.在MCNC和EPFL测试集上的实验结果表明,与原电路相比,所提算法的平均功耗优化率达到49.90%和27.87%;与二级MPRM功耗优化算法相比,该算法的平均面积优化率为20.52%,平均功耗优化率达到21.24%.

关键词：多级混合极性Reed-Muller 功耗优化逻辑综合

基于近似计算技术的逻辑电路HDL级面积优化

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北京航空航天大学学报 2024年

作者：于宗源王伦耀储飞夏银水宁波大学信息科学与工程学院

针对现有基于近似计算技术优化算法在硬件描述语言（Hardware Description Language，HDL）级电路面积优化中不能有效利用QoR（Quality-of-Result，QoR）约束所提供的优化空间问题，提出了一种包括内部信号位宽优化操作，算术运算符替... 详细信息

针对现有基于近似计算技术优化算法在硬件描述语言（Hardware Description Language，HDL）级电路面积优化中不能有效利用QoR（Quality-of-Result，QoR）约束所提供的优化空间问题，提出了一种包括内部信号位宽优化操作，算术运算符替换操作，近似算术电路调用以及近似操作选择机制等算术电路近似优化方法，在QoR约束下实现了电路的面积优化。提出的算法使用C语言编程，电路面积用EDA工具Design Compiler结合工艺库进行估算。实验结果显示，与精确优化结果相比，电路面积平均优化55.2%；与现有近似优化方法相比，平均面积优化可进一步获得24.9%提升。

关键词：近似计算面积优化 HDL级优化 Verilog 逻辑综合

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基于XMG的乘法器电路等价性验证算法

计算机辅助设计与图形学学报 2024年第3期36卷 443-451页

作者：朱柏成储飞潘鸿洋王伦耀夏银水宁波大学信息科学与工程学院宁波315211

组合电路等价性验证是数字集成电路设计自动化(EDA)中的重要部分,随着算术电路在现代计算机系统中的占比逐渐增大,传统的等价性验证算法在验证多比特算术电路,尤其是乘法器电路时面临挑战.对此,提出一种基于XOR-Majority Graph(XMG)逻... 详细信息

组合电路等价性验证是数字集成电路设计自动化(EDA)中的重要部分,随着算术电路在现代计算机系统中的占比逐渐增大,传统的等价性验证算法在验证多比特算术电路,尤其是乘法器电路时面临挑战.对此,提出一种基于XOR-Majority Graph(XMG)逻辑表示的组合电路等价性验证算法.首先将2个待验证电路构建成的联接(Miter)电路进行XMG逻辑重写;然后在等价性一致的前提下对XMG的节点个数和逻辑深度进行逻辑重写优化;最后调用布尔可满足性(SAT)求解器和仿真器进行验证,得到最终等价性验证结果.实验结果表明,与ABC,Lingeling等工具相比,所提算法在验证时间上实现了平均489倍、最高1472倍的加速.

关键词：逻辑综合等价性验证乘法器电路异或-多数逻辑图

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基于布尔可满足性的精确逻辑综合综述

电子与信息学报 2023年第1期45卷 14-23页

作者：储飞潘鸿洋宁波大学信息科学与工程学院宁波315211

逻辑综合是电子设计自动化(EDA)的重要步骤,随着算力逐渐提升和新的计算范式不断涌现,传统基于全局启发式算法的逻辑综合面临新的挑战。启发式算法面临的主要问题是得到一个次优解,随着算力的提升,逻辑优化越来越追求精确解而不满足于... 详细信息

逻辑综合是电子设计自动化(EDA)的重要步骤,随着算力逐渐提升和新的计算范式不断涌现,传统基于全局启发式算法的逻辑综合面临新的挑战。启发式算法面临的主要问题是得到一个次优解,随着算力的提升,逻辑优化越来越追求精确解而不满足于次优解。该文首先简述逻辑函数表达方法和布尔可满足性(SAT)问题;其次针对精确综合的算法、编码等方面介绍了在布尔逻辑网络的面积优化和深度优化方面的精确综合研究进展;最后对精确综合的未来发展趋势进行讨论。

关键词：逻辑综合精确综合布尔可满足性多数逻辑门

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基于强化学习的逻辑综合优化的研究

基于强化学习的逻辑综合优化的研究

作者：黄海娇北京化工大学

学位级别：硕士

数字芯片的寄存器传输级代码转换成门级网表的过程叫逻辑综合,作为后端物理设计的输入过程,网表的延迟与面积很大程度上决定了后端版图的延时与面积。在组合逻辑电路中,逻辑优化的目标是合取范式的最小化,这种优化被视为一个Non-determi... 详细信息

数字芯片的寄存器传输级代码转换成门级网表的过程叫逻辑综合,作为后端物理设计的输入过程,网表的延迟与面积很大程度上决定了后端版图的延时与面积。在组合逻辑电路中,逻辑优化的目标是合取范式的最小化,这种优化被视为一个Non-deterministic Polynomial hard(NP-hard)问题,通常利用设计者经验驱动的启发式算法来进行优化。逻辑综合的优化可以抽象成一个顺序决策的问题,其需要对巨大的求解空间进行搜索得到最优方案,通过传统的启发式算法很难找到最优方案。本文引入了一种基于强化学习的方法--直接策略搜索,通过分析综合工具产生的大量数据流而做出优化决策,自主搜索设计空间,迭代优化设计来寻找最优方案进行逻辑综合,由于组合逻辑问题可以利用图来表示逻辑,深度和节点数等来代表逻辑的特征,所以本文利用图的特征作为优化目标来优化整体逻辑。对EPFL的基准测试电路的评估表明,该方案比原始设计平均减少了节点数19.60%,减少了深度13.76%,映射之后减少面积约29.65%,减少延迟18.93%。与ABC通用脚本resyn2做实验对比,脚本resyn2比原始设计节点数量减少了6.70%,深度减少了7.76%,映射后面积减少了14.49%,延迟减少了11.67%,实验结果都不如强化学习方案优化力度。同时策略搜索迭代的强化学习算法面临的主要挑战之一是算法对策略更新的幅度较为敏感,而且方差较大,不利于收敛,因此训练过程中更新参数的幅度要适中,不然在训练过程中新策略和原来策略差异过大,这种变化会影响策略学习,进一步导致整体优化方案性能无法得到提升。于是利用策略梯度的改进算法近端策略优化进行实验,对EPFL的基准测试电路的评估表明,该方案比原始设计平均减少了节点数20.25%,减少了与非图深度13.89%,映射之后减少面积约29.96%,减少延迟18.70%。与ABC通用脚本resyn2相比,节点数量减少了13.55%,深度减少了5.89%,映射后面积减少了15.47%,延迟减少了7.03%。结果与直接策略搜索相比整体相差不是特别明显,进一步分析其原因。此外本文还通过在时序电路中解析出组合逻辑并进行优化,得到的结果与没有进行强化学习优化的进行对比,映射在ABC综合工具中进行,结果显示方案面积改进21.6%,延迟信息改进27.5%。作为数字电路的完整设计,将电路利用强化学习方案优化后,进入后端物理版图设计,实验结果表明,强化学习优化后的版图的功耗在时序没有违例的情况下均比原始设计稍微有所降低。

关键词：逻辑综合强化学习策略搜索近端策略优化综合流

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应用于多值逻辑的双传输管逻辑网络综合

浙江大学学报（工学版） 2007年第8期41卷 1307-1311,1328页

作者：杭国强任洪波浙江大学信息与电子工程学系浙江杭州310027 浙江大学计算中心浙江杭州310028

为实现静态电压型多值逻辑电路,提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法.在该设计方案中,文字运算电路也是采用普通MOS管来实现,而无需对阈值作任何的调整.通过建立描述双传输管开关状态与信号之间相互作用关系的传输... 详细信息

为实现静态电压型多值逻辑电路,提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法.在该设计方案中,文字运算电路也是采用普通MOS管来实现,而无需对阈值作任何的调整.通过建立描述双传输管开关状态与信号之间相互作用关系的传输运算表示式,实现了对电路的有效综合.对三值单变量函数电路、三值与/与非门、或/或非门、三值模3乘法器和三值T门的设计结果,验证了所提出方法的有效性.在此基础上总结出了采用DPL设计三值电路的反演法则和对偶法则,使用这些法则可在不改变电路结构的基础上方便地得到相应的补函数和对偶函数电路,从而增强电路的功能.所提出的设计方法和法则可用于对三值复杂函数的综合.

关键词：多值逻辑逻辑综合双传输管逻辑开关电路理论

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逻辑函数的双逻辑综合与优化

计算机辅助设计与图形学学报 2012年第7期24卷 961-967页

作者：王伦耀夏银水陈偕雄宁波大学信息科学与工程学院宁波315211 浙江大学信息与电子工程学系杭州310027

针对传统布尔逻辑在电路面积优化中存在的不足,提出了一种用传统布尔逻辑和Reed-Muller(RM)逻辑相结合的双逻辑优化算法.通过将原逻辑函数的乘积项转化为不相交乘积项,并利用不相交乘积项的位操作,将逻辑函数的覆盖分成2个部分,使之分... 详细信息

针对传统布尔逻辑在电路面积优化中存在的不足,提出了一种用传统布尔逻辑和Reed-Muller(RM)逻辑相结合的双逻辑优化算法.通过将原逻辑函数的乘积项转化为不相交乘积项,并利用不相交乘积项的位操作,将逻辑函数的覆盖分成2个部分,使之分别适合布尔逻辑综合和RM逻辑综合;同时提出了适合双逻辑函数的逻辑功能验证方法.双逻辑优化算法用C语言编程实现并用MCNC标准电路进行测试.实验结果表明,与单一的布尔逻辑综合结果相比,在绝大多数情况下文中算法可使电路面积获得进一步优化.

关键词： Reed—Muller逻辑双逻辑逻辑综合逻辑优化

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基于阈值逻辑的逻辑函数综合算法研究

电子与信息学报 2011年第7期33卷 1775-1778页

作者：韦一沈继忠浙江大学信息与电子工程学系杭州310027

阈值逻辑门由于具有强大的逻辑功能且独自构成完备集而备受关注。为了设计以阈值逻辑门为单元结构的电路,该文首先分析了谱技术与阈值函数的关系,并通过零次、一次谱系数计算阈值函数的权值和阈值。对于非阈值函数,该文提出了新的逻辑... 详细信息

阈值逻辑门由于具有强大的逻辑功能且独自构成完备集而备受关注。为了设计以阈值逻辑门为单元结构的电路,该文首先分析了谱技术与阈值函数的关系,并通过零次、一次谱系数计算阈值函数的权值和阈值。对于非阈值函数,该文提出了新的逻辑函数综合算法,可以将任意非阈值函数转化为几个阈值函数和的形式。因此,使用一个或多个阈值逻辑门组成的网络可以实现任意布尔逻辑函数。该算法为共振隧穿二极管的电路设计提供一种新方法。

关键词：电路设计阈值逻辑谱技术逻辑综合