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EBCOT双上下文窗口并行编码及FPGA实现

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微电子学与计算机 2007年第5期24卷 179-183页

作者：严青郭炜上海交通大学微电子学院上海200030

JPEG2000编码系统中,EBCOT的编码速度已经成为整个系统编码效率的瓶颈。通过研究EBCOT编码原理和通道并行算法的编码过程,提出了双上下文窗口位并行的EBCOT系数位建模方法,详细说明了使用该算法的系数位建模系统的硬件结构。系数位编码... 详细信息

JPEG2000编码系统中,EBCOT的编码速度已经成为整个系统编码效率的瓶颈。通过研究EBCOT编码原理和通道并行算法的编码过程,提出了双上下文窗口位并行的EBCOT系数位建模方法,详细说明了使用该算法的系数位建模系统的硬件结构。系数位编码系统有效减少了编码时钟周期数,并在FPGA上进行了功能验证。

关键词： JPEG2000 EBCOT 通道并行双上下文窗口

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基于闪存特性的固态盘缓存算法研究

基于闪存特性的固态盘缓存算法研究

作者：曾祥伟暨南大学

学位级别：硕士

基于NAND Flash的固态盘存储系统因读写速度快、耐冲击和无寻道时间等特性被逐渐应用到企业级存储系统和个人PC中,成为新型大规模存储介质并迅速引领市场。然而,闪存存在不可更改的物理特性,如“写前擦除”,使得必须采用异地更新代替磁... 详细信息

基于NAND Flash的固态盘存储系统因读写速度快、耐冲击和无寻道时间等特性被逐渐应用到企业级存储系统和个人PC中,成为新型大规模存储介质并迅速引领市场。然而,闪存存在不可更改的物理特性,如“写前擦除”,使得必须采用异地更新代替磁盘就地更新操作,这将产生大量无效数据并给固态盘造成写延迟和空间浪费。同时,固态盘内部具有多层级并行性特性,如可利用通道间读写命令的执行互不干扰等特性提高性能。固态盘采用垃圾回收策略回收无效数据占用的存储空间前需要进行有效数据迁移,此时将占用固态盘内部数据总线,这将造成固态盘内部I/O与上层I/O请求对总线资源的竞争,延长请求响应时间。因此本文针对固态盘闪存存储介质特性重新设计缓存算法:（1）基于页面重构与数据温度识别的固态盘缓存算法PRLRU,通过对闪存介质读写物理特性研究发现,固态盘缓存触发写更新操作分为写代价不一致的覆盖写和非覆盖写操作。与覆盖写操作相比,非覆盖写操作因为需要合并有效数据而产生额外读操作。针对此问题本文提出新型闪存缓存管理算法PRLRU,在缓存中尽可能通过页面重构操作将非覆盖写操作转换成覆盖写操作,减少额外开销,同时利用数据温度识别机制提高缓存命中率。仿真实验结果显示,PRLRU减少了固态盘非覆盖写操作,提高了固态盘各项性能和寿命。（2）基于垃圾回收与并行性的固态盘缓存算法GCPW,通过对固态盘内部垃圾回收操作进行研究发现,执行垃圾回收操作将造成固态盘内部I/O,很可能引发上层请求I/O与固态盘内部I/O的资源竞争问题。此外固态盘内通道间具有独立性,在缓存写回时充分利用通道间并行特性能够提高固态盘性能利用率。因此,本文针对垃圾回收问题与内部并行特性提出基于闪存特性的缓存算法GCPW,在缓存回写前采用垃圾回收探测写机制减少I/O冲突,降低缓存缺失代价。在缓存回写时采用并行写机制用一次写操作隐藏多次写操作的时间开销,提高固态盘写带宽。仿真实验结果显示,GCPW能够有效降低请求平均响应时间,提升固态盘整体服务质量。

关键词： NAND Flash 非覆盖写操作固态盘垃圾回收通道并行缓存算法

基于软硬件协同设计的闪存存储系统关键技术研究与实现

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基于软硬件协同设计的闪存存储系统关键技术研究与实现

作者：丘文未国防科学技术大学

学位级别：硕士

随着移动设备、社交网络、物联网等多种应用的蓬勃发展,人类社会产生的数据呈爆炸式增长。以海量数据为基础的数据密集型应用的出现,不仅对存储系统的容量提出了更高的要求,还在带宽、延迟、功耗、可靠性等方面提出了更高的要求。由于... 详细信息

随着移动设备、社交网络、物联网等多种应用的蓬勃发展,人类社会产生的数据呈爆炸式增长。以海量数据为基础的数据密集型应用的出现,不仅对存储系统的容量提出了更高的要求,还在带宽、延迟、功耗、可靠性等方面提出了更高的要求。由于磁盘机械装置的限制,基于磁盘的存储系统已无法满足大规模数据处理在延迟、带宽、功耗等方面的需求。闪存以其高性能、非易失、低功耗、耐振动等特点已被广泛部署在高端存储系统中。另外,文件系统包含更多的语义信息,在设计闪存存储体控制器时,如果能充分利用文件系统的信息,将更好地提高存储系统的性能。本文针对闪存存储系统,通过文件系统与闪存存储体控制器协同设计,对控制器的映射表、通道并行和热点数据管理进行优化。本文主要工作及创新点如下:1.研究了闪存存储体控制器的功能架构,设计实现了闪存芯片同步操作控制器模块,闪存转换层(FTL)模块和热点数据管理模块。2.针对如何有效利用DRAM空间问题,提出了基于协同设计的映射表优化方法,在闪存控制器层实现块映射,文件系统层实现页粒度管理。减少映射表的同时保持存储系统高性能。3.针对传统闪存存储体通道分配策略简单的问题,提出了基于协同设计的通道并行优化方法,闪存控制器层实现指定通道写功能,文件系统层实现通道分配功能,并以此为基础实现了三种通道分配策略,提高通道并行性。4.针对传统闪存存储体热点数据识别精度不高且占用存储体控制器资源的问题,提出了基于协同设计的热点数据管理优化方法,充分利用文件系统的信息进行热点数据识别,控制器层利用文件系统下发的热点语义进行缓存管理,提高闪存存储体控制器的缓存命中率。

关键词：协同设计文件系统闪存控制器 FTL 映射表通道并行热点数据管理

基于PYNQ的YOLOv4＿tiny神经网络加速系统设计

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基于PYNQ的YOLOv4＿tiny神经网络加速系统设计

作者：曹宪法西安电子科技大学

学位级别：硕士

随着卷积神经网络(Convolutional Neural Network,CNN)在计算机视觉邻域内的广泛应用,CNN在多种场景下已经逐步替代传统的算法,以实现更加智能和准确的目标识别。然而,由于CNN巨大的参数规模对终端平台的功耗和计算能力提出了较高的要求... 详细信息

随着卷积神经网络(Convolutional Neural Network,CNN)在计算机视觉邻域内的广泛应用,CNN在多种场景下已经逐步替代传统的算法,以实现更加智能和准确的目标识别。然而,由于CNN巨大的参数规模对终端平台的功耗和计算能力提出了较高的要求,因此,更加低功耗、高性能的硬件加速器成为了研究的热点。FPGA作为一种内置丰富资源的可编程逻辑器件,凭借其灵活且可配置的优势被广泛应用在各种硬件加速的场景下。本文使用一种ARM+FPGA的异构计算平台,在充分发挥FPGA并行计算优势的前提下,集成了高级的应用框架PYNQ,实现对网络的调整、参数的调度、指令的下发等功能,以降低加速器驱动程序开发的难度。首先,本文重点分析了卷积神经网络的计算特性,确定了以卷积层为核心,池化层、协助运算层为辅助的加速器架构。本文在卷积层的设计中,重点进行权重和特征值的内存排布、通道并行、卷积核复用的研究。选择利于内存数据突发读写的存储格式,并结合两级DMA进行读写状态控制,使得数据读写的复杂度降低。除此之外,还对卷积切片方式对内存访问频次的影响进行分析,提出了输入高度方向切片和输出通道方向切片的联合切片模式,并在卷积切片前,通过软件端对内存访问频次进行计算,来确定整体的调度方案。其次,根据切片方案设计了具有高带宽读写特性的片上存储区,使用与片外内存相似的排列方式,方便乘加阵列从片上存储区中搬移数据。基于矩阵运算的乘加阵列可以支持双通道并行的计算模式,同时使用了可配置流水线的方式优化电路时序;对卷积结果进行处理的协运算通路中,将BN层、单数据运算层转化成通道的乘加计算,并使用了可旁路操作进行计算模式的选择,通过系数查找表缓存切比雪夫多项式拟合系数来实现硬件的激活函数设计。然后将上采样层融合到写数据模块内进行横纵方向的扩充,完成数据的上采样并写回;池化运算通路中,采用横向池化和纵向池化相结合的方式,使得池化运算更加匹配硬件设计的思路。最后,设计了支持AXI4协议转化的内存接口,实现了对内部各模块数据包和命令包的解析,以完成片外内存的高效读写,并基于VCS对整个系统进行了功能仿真,通过软硬件对比测试,验证了整个系统的功能。通过ZCU102板卡对加速器进行了性能测试,测试选取了YOLOv4-tiny网络作为加速对象,该网络在速度和准确率上均能达到较好的平衡。实验结果表明,本设计一次推理所需要的时间仅为53.944 ms,计算性能达到了146.224 GOPS的平均算力。本设计在功耗的表现上比较良好,整个加速器一次推理的功耗仅为5.038 W,能效比达到了29.02 GOPS/W,相比于其他FPGA平台,本设计有明显的优势。

关键词：卷积神经网络异构计算内存排布通道并行 YOLOv4-tiny

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基于GPU深度网络的加速算法研究

基于GPU深度网络的加速算法研究

作者：高文文电子科技大学

学位级别：硕士

近年来,在图像识别、语音识别等领域,深度学习的表现越来越突出,成为业界内很多人的研究对象。而在一个的神经网络中,包含了大量的参数,在进行网络训练时,参数量越大,单次训练需要的时间越来越长。其次,现有的深度网络框架并不能满足任... 详细信息

近年来,在图像识别、语音识别等领域,深度学习的表现越来越突出,成为业界内很多人的研究对象。而在一个的神经网络中,包含了大量的参数,在进行网络训练时,参数量越大,单次训练需要的时间越来越长。其次,现有的深度网络框架并不能满足任何环境下的网络运行。而近年来,图形处理器GPU（Graphic Processor Units）硬件设备得到了快速升级,通用计算技术因此而有了飞跃性的成长,到如今已慢慢开始走向成熟。现在,很多功能强大的GPU的算力是CPU（Central Processing Unit）的几十倍。因此,使用GPU的计算资源加速深度网络能够很好地解决现如今深度网络训练时长的问题。基于以上分析,本文对如今存在的并行加速算法研究后,基于CUDA（Compute Unified Device Architecture）的计算框架,对深度学习算法进行并行加速研究。本论文的主要工作总结如下:（1）GPU加速算法的方法研究。设计深度网络时,在计算的层面,研究了卷积计算展开矩阵乘法的方法,减少网络计算乘法量与加法量;在网络的层面,研究了网络部分参数化的方法,将网络中的权值偏置矩阵进行稀疏化矩阵操作;在网络层面的并行上,研究了通道并行化的方法,对网络在线程块与线程这两个级别上实现并行加速计算。（2）VGG-16深度网络的构造与加速对比研究。在CUDA上,基于加速算法的并行方法,构造出VGG-16深度神经网络,并基于数据集中的图片对网络VGG-16网络进行训练,可视化网络运行时间,计算GPU的加速比。同时,在CPU上对VGG-16网络的单核计算时间与7核计算时间进行了与GPU加速实验的对比研究。最后与VGG-16网络在一些框架上运行的时间作比较,说明本文提出的方法在参数量大的深度网络上应用的有效性。（3）Alexnet深度网络的构造与加速对比研究。在GPU平台上,在单GPU上实现Alexnet网络的构造,并基于本文中的方法,对Alexnet网络进行了网络优化,对网络各层的优化时间进行了可视化,最后与CPU计算和原网络双GPU计算进行了计算时间的对比,说明本文方法在参数量小的深度网络上应用的上有效性。

关键词：深度学习 GPU通用计算 CUDA 卷积展开通道并行