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电子技术（上海） 2020年第12期49卷 1-5页

作者：欧阳谢逸刘雯上海交通大学微纳电子学系上海200240 上海华力微电子有限公司上海201203

静态随机存取存储器(SRAM)作为微处理器的重要功耗和面积来源,其工作电压和电路尺寸不断减小,然而工艺误差和低电源电压会严重影响存储器的数据写入能力。针对这个问题,基于标准6管SRAM电路提出了一种自调节负位线技术,可以根据SRAM存... 详细信息

静态随机存取存储器(SRAM)作为微处理器的重要功耗和面积来源,其工作电压和电路尺寸不断减小,然而工艺误差和低电源电压会严重影响存储器的数据写入能力。针对这个问题,基于标准6管SRAM电路提出了一种自调节负位线技术,可以根据SRAM存储单元的写入情况自动调节至适当的负位线电压,在保障数据成功写入的前提下,有效延长数据存取管寿命和降低电流功耗开销。本设计采用HLMC28nm工艺平台进行验证,仿真结果表明,设计的电路能有效改善SRAM存储单元的写能力,在电源电压降低到0.63V时仍能正常工作,并且与传统负位线电路相比,SRAM数据存取管寿命可提升约5到9倍,在电源电压向上波动时功耗可降低约60%。

关键词：集成电路设计静态随机存取存储器(SRAM) 写辅助电路负位线低功耗

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一种提高SRAM写能力的自适应负位线电路设计

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微电子学与计算机 2014年第5期31卷 167-170页

作者：赵训彤贺光辉上海交通大学微电子学院上海200240

随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一... 详细信息

随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一定范围内.本设计采用TSMC 40nm工艺模型对设计的电路进行仿真验证,结果证明,设计的电路可以改善写能力,使SRAM在电压降到0.66V的时候仍能正常工作,并且和传统设计相比,本电路产生的负电压被控制在一个范围内,有利于提高晶体管的使用寿命,改善良率,节省功耗.

关键词：负位线静态随机存储器(SRAM) 写辅助电路

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基于28nm LP（Low Power）平台的低功耗SRAM关键技术研究

基于28nm LP（Low Power）平台的低功耗SRAM关键技术研究

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作者：欧阳谢逸上海交通大学

学位级别：硕士

静态随机存取存储器（Static Random-Access,SRAM）具有速度快、稳定性好的特点,是So C芯片中不可或缺的部分。近年来,SRAM的需求量持续提高,但面临的挑战也在不断增多。随着工艺节点的进步,SRAM的性能越来越好,面积也越来越小,这时功... 详细信息

静态随机存取存储器（Static Random-Access,SRAM）具有速度快、稳定性好的特点,是So C芯片中不可或缺的部分。近年来,SRAM的需求量持续提高,但面临的挑战也在不断增多。随着工艺节点的进步,SRAM的性能越来越好,面积也越来越小,这时功耗问题就变的更加突出。因此,低功耗SRAM技术的研究具有重要意义。本文基于28nm LP（Low Power）平台,分别从动态功耗和静态功耗两方面对低功耗SRAM技术进行研究。低电源电压下SRAM会出现数据写入困难的问题,采用传统负位线技术可以有效提高SRAM的写能力,但同时也会使写操作时位线的电压摆幅过大,从而导致动态功耗上升。针对该问题,本文基于标准6管SRAM电路提出了一种自调节负位线技术,可根据存储单元写入情况自动调节至合适的负位线电压,在提高写能力的同时,有效延长数据存取管寿命和降低电路功耗开销。与传统负位线电路相比,SRAM数据存取管寿命可提升约5到9倍,在电源电压向上波动时负位线电路的功耗可降低约60%。SRAM的静态功耗主要来自于存储单元阵列的漏电流,为了降低存储单元阵列的漏电,本文提出了低漏电设计方案,根据SRAM的待机时长,设计了浅度睡眠、深度睡眠和关断模式以降低存储阵列的漏电功耗,并提出字线隔离的方法解决睡眠模式下可能出现的数据丢失、漏电增加的问题。与传统结构相比,低功耗SRAM在浅度睡眠、深度睡眠和关断模式下,漏电功耗分别下降约54%、62%和96%。

关键词： SRAM 低功耗负位线数据保持低漏电

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40/28纳米存储器IP技术综述

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中国集成电路 2018年第4期27卷 31-36页

作者：陈宏铭张昭勇智原科技上海200233

本文介绍了28nm/40nm存储器I P的设计挑战及智原科技提供的相应解决方案。硅验证的结果也证明了有效性。这些技术包括:ROM设计裕度改进、SRAM读写辅助方案、在低VCC电压自适跟踪的检测裕度控制方案和在双端口SRAM中同时访问双端口时单... 详细信息

本文介绍了28nm/40nm存储器I P的设计挑战及智原科技提供的相应解决方案。硅验证的结果也证明了有效性。这些技术包括:ROM设计裕度改进、SRAM读写辅助方案、在低VCC电压自适跟踪的检测裕度控制方案和在双端口SRAM中同时访问双端口时单元电流增强。所提出的方法都是对工艺参数波动容忍,适合编译器的有效解决方案并减少面积开销。

关键词：静态随机存取存储器负位线半选择干扰字线下驱动升压字线

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