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面向芯粒间互连的低功耗发射机驱动设计

计算机工程与科学 2024年第4期46卷 599-605页

作者：任博琳肖立权齐星云张庚王强罗章庞征斌徐佳庆国防科技大学计算机学院湖南长沙410073

面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整... 详细信息

面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整均衡强度,采用去加重均衡的方式提高发射信号质量,最终降低码间干扰。本文设计采用CMOS 28 nm工艺设计,前端仿真结果表明,在0.9 V电压供电时,最大均衡强度为-3.7 dB,当32 Gbps的NRZ信号通过21 mm的信道时(16 GHz奈奎斯特频率处衰减为-2.37 dB),选择合适均衡强度后,输出波形眼图眼高为253 mV(71.8%),眼宽为27 ps(87%),仿真功耗仅为4.0 mW。

关键词：芯粒前馈均衡器 SST驱动器高速接口电路发射机

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基于硅桥芯片互连的芯粒集成技术研究进展

微电子学 2024年第2期54卷 255-263页

作者：袁渊张志模朱媛孟德喜刘书利王刚中国电子科技集团公司第五十八研究所无锡214035

在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互... 详细信息

在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互连问题,而且相较于TSV转接板方案,其成本相对较低。因此,基于硅桥芯片互连的异构芯粒集成技术被业内认为是性能和成本的折中。总结分析了目前业内典型的基于硅桥芯片互连的先进集成技术,介绍其工艺流程和工艺难点,最后展望了该类先进封装技术的发展。

关键词：先进封装芯粒异构集成硅桥嵌入局域互连

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芯粒集成技术研究进展

焦作大学学报 2024年第3期38卷 62-67页

作者：马鹏三微电子科技(苏州)有限公司

芯粒集成技术作为一种可以延续摩尔定律的解决方案受到了学术界和产业界的高度关注，但其广泛应用还存在诸多问题。详细地总结了近十年来芯粒集成技术的研究进展和其独特优势，阐述了应用于芯粒集成技术的接口、标准和先进封装类型，研... 详细信息

芯粒集成技术作为一种可以延续摩尔定律的解决方案受到了学术界和产业界的高度关注，但其广泛应用还存在诸多问题。详细地总结了近十年来芯粒集成技术的研究进展和其独特优势，阐述了应用于芯粒集成技术的接口、标准和先进封装类型，研究了与芯粒集成相关的机遇和挑战，并对未来芯粒集成技术的发展进行了预测。

关键词：芯粒异构集成芯片封装芯片集成

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面向大算力应用的芯粒集成技术

电子与封装 2024年第6期24卷 42-47页

作者：王成迁汤文学戴飞虎丁荣峥于大全中国电子科技集团公司第五十八研究所江苏无锡214035 厦门大学电子科学与技术学院福建厦门361005

随着先进制程接近物理极限,摩尔定律已无法满足人工智能大算力需求。芯粒技术被公认为延续摩尔定律,提升芯片算力的最有效途径。针对芯粒技术研究热点,从集成芯片的应用与发展、典型芯粒封装技术、芯粒技术的挑战和机遇方面进行了系统... 详细信息

随着先进制程接近物理极限,摩尔定律已无法满足人工智能大算力需求。芯粒技术被公认为延续摩尔定律,提升芯片算力的最有效途径。针对芯粒技术研究热点,从集成芯片的应用与发展、典型芯粒封装技术、芯粒技术的挑战和机遇方面进行了系统性的梳理。详细列举了当前芯粒技术的应用成果,分析了2.5D、3D堆栈以及3D FO封装技术特点。

关键词：大算力芯粒芯粒封装摩尔定律

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基于硅通孔互连的芯粒集成技术研究进展

电子与封装 2024年第6期24卷 95-108页

作者：张爱兵李洋姚昕李轶楠梁梦楠无锡中微高科电子有限公司江苏无锡214035

通过先进封装技术实现具有不同功能、工艺节点的异构芯粒的多功能、高密度、小型化集成是延续摩尔定律的有效方案之一。在各类的先进封装解决方案中,通过硅通孔(TSV)技术实现2.5D/3D封装集成,可以获得诸多性能优势,如极小的产品尺寸、... 详细信息

通过先进封装技术实现具有不同功能、工艺节点的异构芯粒的多功能、高密度、小型化集成是延续摩尔定律的有效方案之一。在各类的先进封装解决方案中,通过硅通孔(TSV)技术实现2.5D/3D封装集成,可以获得诸多性能优势,如极小的产品尺寸、极短的互连路径、极佳的产品性能等。对TSV技术的应用分类进行介绍,总结并分析了目前业内典型的基于TSV互连的先进集成技术,介绍其工艺流程和工艺难点,对该类先进封装技术的发展趋势进行展望。

关键词：硅通孔先进封装芯粒异构集成 2.5D封装 3D封装

芯粒互连数据接口中用于噪声消除的弦和信令技术

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集成电路与嵌入式系统 2024年第2期24卷 23-30页

作者：韩晨曦赵潇腾刘源张圻刘术彬朱樟明西安电子科技大学西安710071

芯粒(Chiplet)技术可以提升集成芯片良率、降低研发成本并提升效率,因此成为目前的研究热点。不同芯粒之间需要高速数据接口进行互连通信。为提升总带宽密度,芯粒互连多采用单端信号传输数据,因此会受共模噪声、同步开关噪声以及串扰噪... 详细信息

芯粒(Chiplet)技术可以提升集成芯片良率、降低研发成本并提升效率,因此成为目前的研究热点。不同芯粒之间需要高速数据接口进行互连通信。为提升总带宽密度,芯粒互连多采用单端信号传输数据,因此会受共模噪声、同步开关噪声以及串扰噪声的影响。弦和信令通过对传输数据编解码将单端信号转换为伪差分信号,可以抑制噪声,提高信号传输质量。同时,弦和信令作为一种调制方式,与工艺、架构等无关,工艺移植性良好,因此得到广泛应用。本文对常见的弦和信令进行了回顾,并分析总结了其性能参数,最后对弦和信令的发展进行了展望。

关键词：芯粒共模噪声同步开关噪声串扰噪声弦和信令

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芯粒功能划分方法与互连体系综述

集成电路与嵌入式系统 2024年第2期24卷 41-49页

作者：陈龙黄乐天电子科技大学集成电路科学与工程学院成都611731

目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满... 详细信息

目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满足芯片设计的灵活需求,是利用芯粒技术的一个核心问题。芯粒功能的划分也影响着芯粒间的互连结构,如何实现各功能芯粒间互连是最终实现芯片功能的关键。因此,本文综述国内外近年来对芯粒功能划分上的研究、在芯粒设计空间上的探索以及芯粒功能划分对芯粒间互连网络影响,并指出芯粒的设计方法学是未来芯粒技术发展的重要研究方向。

关键词：芯粒芯粒功能颗粒度芯粒间互连 AMD SiP

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基于FCM的芯粒测试电路设计与实现

固体电子学研究与进展 2023年第1期43卷 64-69,93页

作者：蔡志匡宋健周国鹏王运波王子轩肖建郭宇锋南京邮电大学集成电路科学与工程学院南京210023 南京邮电大学射频集成与微组装技术国家地方联合工程实验室南京210023

设计了一种改进的2.5D芯粒可测性电路,电路的核心是位于中介层的灵活可配置模块(Flexible configu?rable modules,FCM),该模块基于IEEE 1838标准提出的灵活并行端口设计,采用双路斜对称设计结构,水平方向的两条线路可同时向左和向右传... 详细信息

设计了一种改进的2.5D芯粒可测性电路,电路的核心是位于中介层的灵活可配置模块(Flexible configu?rable modules,FCM),该模块基于IEEE 1838标准提出的灵活并行端口设计,采用双路斜对称设计结构,水平方向的两条线路可同时向左和向右传输控制信号以及测试数据,彼此独立互不干扰。与IEEE 1838灵活并行端口相比,FCM可以简化扫描测试配置步骤,满足水平双线路传输场景需求。仿真结果表明,基于FCM设计的2.5D芯粒测试电路可以实现对原有可测性设计(Design for test,DFT)测试逻辑的复用,满足芯粒即插即用的策略,提升测试的灵活性和可控性。

关键词：芯粒可测性设计灵活可配置模块中介层

基于灵活可配置模块的芯粒可测试性技术研究与电路设计

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基于灵活可配置模块的芯粒可测试性技术研究与电路设计

作者：宋健南京邮电大学

学位级别：硕士

随着摩尔定律和登纳德缩放定律的放缓和停滞,通过芯片工艺制成升级带来芯片性能提升的性价比越来越低。在此背景下,芯粒异构集成技术作为可能解决上述问题的关键技术而获得广泛关注。由于特殊的堆叠结构,芯粒内部具有不透明性,可观测性... 详细信息

随着摩尔定律和登纳德缩放定律的放缓和停滞,通过芯片工艺制成升级带来芯片性能提升的性价比越来越低。在此背景下,芯粒异构集成技术作为可能解决上述问题的关键技术而获得广泛关注。由于特殊的堆叠结构,芯粒内部具有不透明性,可观测性和可控性变差,并且绑定后芯粒的测试引脚无法全部引出,导致可用的测试端口数减少,测试访问难度增大,芯粒的发展面临着可测试性设计方面的挑战。针对上述问题,本文提出一种适用于多种测试场景的灵活可配置模块(Flexible Configurable Modules,FCM),FCM可以用于建立芯片主接口、次接口以及核心功能逻辑之间的直接互连,满足复杂异构集成芯粒间的数据交换和测试模式的转变,提升测试的灵活性和可控性。接着基于FCM设计了针对绑定后芯粒的测试访问控制电路,该电路兼容JTAG网络,内部包含芯粒测试控制器、基于FCM设计的测试控制电路以及测试控制信号配置模块。基于FCM的芯粒测试访问控制电路可以分别对芯粒内小芯片TAP控制器及扫描输入输出端口串行控制,实现对芯粒内小芯片的独立测试,解决芯粒测试访问难题。基于FCM的芯粒测试访问控制电路主要应用到芯粒存储器测试和扫描测试两个方面。针对芯粒存储器测试,基于FCM的芯粒存储器测试控制电路充分利用FCM垂直方向传输特性,该电路可以将芯粒内小芯片的JTAG端口串行连接,实现对小芯片内MBIST电路的控制,完成对绑定后芯粒存储器的独立测试。针对芯粒扫描测试,基于FCM的芯粒扫描测试控制电路利用的是FCM水平双向传输特性,通过控制芯粒内小芯片的扫描输入输出端口及数据传输线路,可以实现对扫描测试通路导通和截止状态及数据传输方向的控制,从而独立的完成对芯粒内小芯片的扫描测试。本文搭建了一个由3个小芯片及有源中介层组成的实验电路,仿真结果表明,提出的基于FCM的芯粒可测试性电路可以复用原始可测试性结构,满足即插即用策略,解决芯粒绑定后测试难题。与基于TAP控制器设计的电路相比,本文提出的芯粒控制器面积减少39.51%,总的芯粒测试控制电路面积为22255.02μm,仅占总电路面积的3.12%。基于FCM的芯粒可测试控制电路仅通过5个JTAG端口和6个扫描测试端口就可以完成芯粒绑定后测试,降低了测试端口开销,验证了芯粒测试控制电路的实用性和正确性。

关键词：芯粒可测试性设计灵活可配置模块扫描测试存储器测试