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提高良率的浅槽隔离刻蚀工艺研究

提高良率的浅槽隔离刻蚀工艺研究

作者：阮炯明复旦大学

学位级别：硕士

浅槽隔离技术是半导体工艺中应用相当广泛的一种新型隔离技术,但在实际生产过程中,依旧存在着一些影响产品良率的问题。本论文研究发现刻蚀过程中产生的底部粗糙度、硅残留缺陷与深度异常是影响产品良率的主要原因。为了提高产品良率,... 详细信息

浅槽隔离技术是半导体工艺中应用相当广泛的一种新型隔离技术,但在实际生产过程中,依旧存在着一些影响产品良率的问题。本论文研究发现刻蚀过程中产生的底部粗糙度、硅残留缺陷与深度异常是影响产品良率的主要原因。为了提高产品良率,本文提出了解决上述问题的方案,并在实际生产中得到应用。本文采用原子力扫描探针显微镜(AFM)技术检测了刻蚀底部粗糙度,对比了LAM9400PTX与LAM9400DFM两种不同刻蚀机型结果,发现LAM9400PTX机型刻蚀底部粗糙较差,造成了产品良率的下降。针对PTX机型的问题,本文对原有的工艺条件进行了优化,如将氧气流量从15sccm减到5sccm等方法,明显改善了刻蚀底部粗糙度问题。通过对刻蚀硅残留缺陷形成机理分析,确定了机台零部件老化是其形成的主要因素,经过零部件更换,解决了硅残留缺陷的问题。此外采取了重新定义关键零部件的有效使用时间,开发机台缺陷追踪补查软件与增加机台即时参数异常警示提醒功能,长效监测机台稳定性,减少了出现问题产品的概率。对浅槽隔离刻蚀工艺分步试验,确定了刻蚀深度过浅会导致良率问题的产生,通过更换腔体侧壁,改善了腔体的刻蚀均一性,并且将刻蚀深度允许范围从5550～6050提高到了5650～6050,解决了深度问题所导致的良率问题。综合采用上述方法后,本文解决了浅槽隔离刻蚀过程中产生的底部粗糙度、硅残留缺陷与深度异常等问题。经过在实际生产中的应用,证明改进的浅槽隔离刻蚀工艺使产品良率有了明显提高。

关键词：浅槽隔离良率缺陷

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TFT-LCD模组段生产良率及效率的研究

TFT-LCD模组段生产良率及效率的研究

作者：唐中强苏州大学

学位级别：硕士

TFT-LCD作为一个新兴的高科技行业,具有全面取代目前CRT显示器的趋势。目前面临的问题是大量生产中生产良率和效率较低。对于这两个问题,本文通过改善压合件和改善线平衡提升良率和产能,降低生产成本提高产品市场竞争力。分析了目前大... 详细信息

TFT-LCD作为一个新兴的高科技行业,具有全面取代目前CRT显示器的趋势。目前面临的问题是大量生产中生产良率和效率较低。对于这两个问题,本文通过改善压合件和改善线平衡提升良率和产能,降低生产成本提高产品市场竞争力。分析了目前大规模生产及其良率的现状,找出生产中影响良率及产能的因素,确定了提高良率和改善线平衡的方案。在实装段生产中,主要不良现象是压合异物和压痕不良。对于压合异物,分析原因是压合区的清洁效果不佳,采用新的清洁方式,利用无尘布对固体颗粒进行清洁,Plasma对有机物进行清洁;同时选择性价比高的无尘布及优化清洁时间降低成本,最终达到了改善清洁的效果。压痕不良,分析了不同现象的产生原因,针对压痕偏淡,通过改变压强及提高机构精度解决这个问题;针对Bump压塌,分析原因是压合异物造成,通过导入Plasma清洁改善;对于导电粒子捕捉不足,通过理论分析为ACF设计问题,提出增加导电粒子密度及变更ACF结构,从理论上彻底解决了导电粒子捕捉不足的问题。在以上研究过程中,采用了鱼骨图和DOE等品质管理分析方法,在分析问题过程中节省了时间及成本,并通过实际生产证明了改善效果的有效性。通过以上改善,压合不良率从0.34%降低为0.14%。在组装段生产过程中,作业员主要工作是组装和检测,影响生产效率主要是人均工作量分配不均造成的人员等待,通过改善线平衡来打破瓶颈提高产能。提高人员检验速度,采用分享检验人员优秀工作经验,推广形成作业人员标准动作,改善后人均功能检测时间缩短35%,外观检测站缩短18.5%;改善检验方式,根据产线不良调整检测画面顺序,提前发现不良现象,每片可节省100秒的时间;优化重组检验项目,平均分配各作业员的工作量,调整后的工作时间差异缩短为2.75秒,基本上达到了线平衡。以上改善,借助于工业工程方法,根据生产实际情况进行调整,达到了改善线平衡和提升产能的目的。本文还分析了资源管理对生产的辅助作用。作业人员培训后缩短上岗时间两个月,对于良率及效率的提升有重要的作用,借助于ERP系统提高生产管理效率,有效组织企业资源提高产量。生产过程中影响良率和效率的因素较多,本论文所研究良率和效率的改善方法,对于企业降低成本具有较好的借鉴意义,对于进一步解决生产中工艺改良、工作量分配等复杂问题提供了指导思路和参考价值。

关键词：液晶显示器压合良率线平衡

超薄（25um）闪存芯片封装失效模式分析及良率提升的研究

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超薄（25um）闪存芯片封装失效模式分析及良率提升的研究

作者：钱中华上海交通大学

学位级别：硕士

受到终端电子产品转向轻薄、短小的影响,闪存封装趋向于芯片越来越薄,堆叠层数越来越多,以达到单颗闪存芯片容量的最大化。本课题研究的25um超薄芯片加16层堆叠封装技术在封装业内处于前沿。对这类极端芯片厚度和堆叠结构的封装工艺失... 详细信息

受到终端电子产品转向轻薄、短小的影响,闪存封装趋向于芯片越来越薄,堆叠层数越来越多,以达到单颗闪存芯片容量的最大化。本课题研究的25um超薄芯片加16层堆叠封装技术在封装业内处于前沿。对这类极端芯片厚度和堆叠结构的封装工艺失效模式的研究,具有现实的意义。而本文中研究的失效模式也是这类封装工艺所特有的缺陷,这对未来封装工艺进一步的突破具有极好的借鉴作用。论文介绍了失效模式分析工具,对超薄闪存芯片封装工艺中出现的不良缺陷如芯片崩角、芯片裂纹和基板破损进行了分析及总结,针对这些不良缺陷的产生机理找到了几种不同的工艺改进方法（崩片参数优化、焊线参数优化、增加压轮和使用基板夹具等）用于提升超薄芯片封装工艺的生产良率。通过使用高倍显微镜、晶元检测显微镜、金线推拉力测试机等仪器和设备检查产品外观,收集相关数据,并且利用JMP软件设计实验计划及分析实验结果。结果表明:晶元崩片参数对芯片崩角有显著影响。经由DOE试验得到的优化崩片工艺参数:崩片时间30s、崩片高度8mm和崩片温度65?C,通过改善芯片翘曲,可有效减少研究对象芯片崩角的发生。另外,焊线工艺参数影响芯片裂纹产生。由DOE试验得到的优化焊线工艺参数区间:植球超声48～52m Aps、植球时间24ms、植球压力13～15gf、二次焊线超声38～42m Aps和二次焊线压力12～14gf,有效减少了研究对象芯片隐裂的不良率。而通过焊片机台轨道出料口压轮改造以及基板辅助夹具的使用,经验证,对研究对象基板破损的改善,也有显著的帮助。由于芯片崩角、芯片隐裂和基板破损的失效缺陷占超薄芯片多层堆叠封装工艺整体不良率的84%,经量产验证后,该封装工艺整体良率提高了约3%,减少了失效的比例,降低了薄芯片封装工艺成本。

关键词：薄芯片封装失效良率试验设计 JMP

基于六西格玛的ENC公司无线基站生产良率改进研究

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基于六西格玛的ENC公司无线基站生产良率改进研究

作者：张峻峰南京理工大学

学位级别：硕士

目前,商品和服务的市场全球化正在不断发展。全球化使得商品与服务的质量对于达到客户满意度变得越来越重要,甚至直接影响着公司的发展前景。质量工作中一个重要的部分就是降低由于生产良率损失带来的相关质量成本。本文的目的便是研究... 详细信息

目前,商品和服务的市场全球化正在不断发展。全球化使得商品与服务的质量对于达到客户满意度变得越来越重要,甚至直接影响着公司的发展前景。质量工作中一个重要的部分就是降低由于生产良率损失带来的相关质量成本。本文的目的便是研究在ENC公司的无线基站生产中为何会产生良率损失以及如何去有效的降低这些良率损失。论文的研究工作将基于无线基站产品开展,研究形式则是基于六西格玛的DMAIC质量改进方法。在定义阶段,2015年底数周的良率数据统计结果为84%,低于2016年的目标要求90%。SIPOC图的制作使研究对于整体的无线基站装配测试流程有了一个大概的理解。测量阶段则通过详细的流程图进一步了解了装配与测试流程。并且通过一一列举出的测试站与待测无线基站间的各个接口关系,更加强了对于测试环节的解读。在此环节也提供了更详细的关于测试组、测试点、测试项、测试值等关系的信息。测试环节的流程研究也提供了测试中各种信息数据的存储与收集方法。分析阶段首先将良率损失分解成不同类别,并且发掘出离散(Outlier)类是对良率损失贡献最大的。进一步分析数据发现,无故障码分配(NFF)是造成Outlier良率损失的重要原因。通过头脑风暴以及一些列的研讨会,连接不良以及几种不同的测试值被重点突出,作为研究ONFF潜在根因的着重分析方向。使用帕累托图等分析手法,又得出了一些测试连接不良以及个别几个测试值是最经常造成ONFF良率损失的直接原因。进而选择了相关的连接以及测试值分析了External Alarm Check良率损失的根因。通过时间维度去分析External Alarm Check良率损失并没有得到对根因分析有用的结论。通过与测试技术人员探讨,相关良率损失与测试线缆的连接有着很大关系。进一步分析造成线缆连接不良的原因：软件中缺少连接预检、线缆缠绕、测试夹具问题、接口设计问题以及相关维护的问题。对于这个测试点的分析中,也发现了重测流程以及维修信息录入的待改进空间。基于这些发现,在改进阶段给出了相关的改进建议以降低各种潜在根因对良率的影响。并且建议ENC公司标准化稳定的测试站环境、在所有测试点上进行连接预检、研发新的接口、重新梳理维护规则、标准化重测流程、保证维修信息的输入等。最后在控制阶段,强调了改进建议的持续执行。

关键词：质量六西格玛良率 DMAIC

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0.18微米MIM刻蚀晶片边缘良率的改善

0.18微米MIM刻蚀晶片边缘良率的改善

作者：刘庆鹏复旦大学

学位级别：硕士

随着电子系统向体积更小、速度更快、功能更多、性能更强的方向发展,为了满足市场的需要,半导体公司必须能够更加及时的提升新产品的良率,以更低的成本去大批量的生产更为复杂的产品。良率问题不仅对于成本造成浪费,而且不利于公司在市... 详细信息

随着电子系统向体积更小、速度更快、功能更多、性能更强的方向发展,为了满足市场的需要,半导体公司必须能够更加及时的提升新产品的良率,以更低的成本去大批量的生产更为复杂的产品。良率问题不仅对于成本造成浪费,而且不利于公司在市场上的竞争力。本文分析了MIM刻蚀中的潜在威胁,采用线上工艺步骤中监控和线下失效分析,研究了造成0.18微米晶片边缘良率偏低的问题,并提出了相应的改进方法,使集成电路的良率大大提高。本文的工作主要有以下几点：（1）在MIM金属薄膜（1.3K AL）淀积过程中,经过线上缺陷检测和对不良产品切片分析,发现在铝淀积过程中,高能量（11.5KW）程式会在PAD附近产生表面缺陷,本文通过修改淀积程式（2KW）使缺陷得到改善。并使良率提高大约2%。（2）在MIM金属刻蚀之后,通过监测晶片中心和边缘的MIM氧化层厚度,结合机台的刻蚀速率,并根据缺陷检测结果,发现OE步骤+11S可以最优化的减少线上缺陷,并使良率提高大约2%。（3）MIM底部金属刻蚀之后,采用对不良产品切片分析发现在金属之间底部有TIN残留,通过试验和分析,采取改变BT步骤刻蚀方式,从By time改成byEndpoint的控制程序进行了改善,从而使产品的良率在之前的基础上又提高了接近4%。研究结果表明,为了解决晶片边缘良率问题,不能单纯靠某个步骤地优化,最优的结果是:MIM DEP采用低功率（2KW）程式,MIM刻蚀OE时间增加11S, MIM底部金属刻蚀采用BT步骤by endpoint的程式。在采用最终方案后对产品进行验证,结果显示晶片边缘良率偏低的现象已经消失。本文通过对MIM制造工艺的改善,解决了晶片边缘良率的问题,使产品的平均良率提高了8%,降低芯片加工成本,增强芯片在市场上的竞争力,产生了巨大的经济效益。

关键词：等离子体刻蚀金属刻蚀金属-介质-金属良率

湿度对应用有机BARC光刻工艺产品良率的影响及其工艺改进策略

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湿度对应用有机BARC光刻工艺产品良率的影响及其工艺改进策略

作者：丘志春上海交通大学

学位级别：硕士

沟道型金属-氧化层-半导体-场效晶体管（Trench MOSFET）作为一种新型垂直沟道结构的半导体元器件，拥有低导通电阻、低栅漏电荷密度、低开关损耗以及更快的开关速度等特性。同时，为增大芯片的集成度和减小芯片的尺寸采用了高密度垂直... 详细信息

沟道型金属-氧化层-半导体-场效晶体管（Trench MOSFET）作为一种新型垂直沟道结构的半导体元器件，拥有低导通电阻、低栅漏电荷密度、低开关损耗以及更快的开关速度等特性。同时，为增大芯片的集成度和减小芯片的尺寸采用了高密度垂直沟道的结构，从而降低了芯片制造的成本。但目前的半导体工艺不能满足该沟道型金属氧化物半导体（Trench MOS）产品B的目标良率，低良率（low yield）失效模式为栅漏电流（Igss）测试异常，造成导通电阻（Rdson）偏高，阻碍了该产品的批量生产和广泛应用。本项目针对该产品的低良率问题进行光刻、干刻工艺以及整合的要因分析和研究来纠正工艺流程和步序。对某沟道型金属氧化物半导体产品B工艺测试失效、产生低良率的机理展开全面分析，查找和分析影响光刻工艺中有机底部抗反射层涂布（BARC）工艺的关键参数。合理运用实验和研究数据来验证该产品在沟道涂布（Trench-Photo）前的底部抗反射层涂布工艺中涂布腔湿度的变化会影响到后续干刻工艺，会出现底部抗反射层的残留缺陷，最终影响产品的良率。进一步实验分析发现出现底部抗反射层残留根本原因在于该特殊工艺沟道型金属-氧化层-半导体-场效晶体管产品B制造流程中先前道工序衬底层高度差10倍以上高于底部抗反射层涂层，当涂布底部抗反射层时，涂布腔内马达高速旋转，底部抗反射层涂布的溶液由硅片中心向外快速铺开的过程中受到多个高柱子衬底层图形的阻挡，而沿晶圆切割道的路径十字线方向溶液则顺利铺开，阻滞处底部抗反射层成膜膜厚偏高，导致出现后续的局部蚀刻残留和沟道粘连、短路以及测试失效问题。从而得出结论：因该产品前道工序图形区高度差明显的工艺特点使该产品在底部抗反射层涂布的工艺窗口范围非常狭小，底部抗反射层涂布时湿度的变化则会加剧后续干刻蚀刻的局部残留。最终结论是采取在工艺设计上去除沟道涂布层前传统的底部抗反射层涂布步骤的方法，通过规避技术壁垒的方式从根本上消除沟道层涂布残留问题并验证了方案实施后不会对该产品现行的沟道工艺产生负面影响。同时，通过对研究结果的归纳和总结，阐述其带来的经济利益和积极作用，对实际工程应用具有一定的指导意义。

关键词： Trench MOSFET 光刻工艺良率湿度残留

基于外延工艺改善的快恢复二极管的良率提升研究

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基于外延工艺改善的快恢复二极管的良率提升研究

作者：马秀梅浙江大学

学位级别：硕士

硅外延片材料是现代大规模集成电路硅器件的基础专用功能材料,硅材料是电子信息产业的基础与支柱材料。其中,硅外延在半导体器件中扮演着重要的角色,而外延层品质的高低对产品最终的电性参数有着重要的影响。本文重点从如何对外延工艺... 详细信息

硅外延片材料是现代大规模集成电路硅器件的基础专用功能材料,硅材料是电子信息产业的基础与支柱材料。其中,硅外延在半导体器件中扮演着重要的角色,而外延层品质的高低对产品最终的电性参数有着重要的影响。本文重点从如何对外延工艺进行优化改良,设备备件间如何匹配等因素来降低硅外延层中滑移线缺陷,并以快恢复二极管为研究载体,各因素的影响程度通过产品良率来量化衡量。实验数据证明:硅片形变弯曲程度可以与球面凹槽基座更加贴合匹配时,受热越均匀,硅片内温度梯度越低,热应力越小,滑移线缺陷减小,良率提升。对于工艺程序中的升降温时间调整,升温时间的延长对于热应力的累积起到了缓解作用,更利于温度在硅片内的均匀分布,缺陷面积降低。通过线圈高度调节补偿气流对温度的影响,可以有效的降低缺陷,线圈高度也是影响滑移线缺陷的影响因素之一。在以上因素共同变更的情况下,采用衬底背封边缘去除,对于FRD产品工艺来说,在去边宽度为0.6mm时得到了电阻率分布均匀,95%以上的产品良率。

关键词：外延滑移线快恢复二极管良率

0.35μm高压（14V）工艺平台良率提升和缺陷改善

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0.35μm高压（14V）工艺平台良率提升和缺陷改善

作者：俞沁聪复旦大学

学位级别：硕士

随着集成电路飞速发展,芯片的集成度越来越高,同时也对新的集成电路设计和制造提出了更高的要求,其中包括应用日益广泛的高压集成电路。本论文是在所在公司已开发的0.35μm高压14V工艺平台基础上,针对某些产品良率不佳和缺陷发生等问题... 详细信息

随着集成电路飞速发展,芯片的集成度越来越高,同时也对新的集成电路设计和制造提出了更高的要求,其中包括应用日益广泛的高压集成电路。本论文是在所在公司已开发的0.35μm高压14V工艺平台基础上,针对某些产品良率不佳和缺陷发生等问题,通过问题描述、理论分析、实验验证和方案改善等方法,进行了一系列研究。针对在0.35μm高压14V工艺流程中提升产品的良率,从工艺优化角度开展了以下工作。为了优化硅片之间的低压PMOS(LVPMOS)驱动电流工。的稳定性,在淀积多晶硅栅侧壁保护氧化膜(Spacer Oxide)时把低压化学气相淀积(LPCVD)的生产温度从800℃降低到690℃,能减少轻掺杂漏极(LDD)注入的硼离子在器件表面的扩散,使硅片之间的Ionp均匀性更好。通过采用带有自调整工艺控制表格(Adjusted Process Control Table,简称APC Table)的固定时间(by-time)刻蚀方法,对自对准多晶硅化物区域的刻蚀条件进行优化,在生产中使其根据前层氧化膜厚度自行选择对应的刻蚀条件以有效解决刻蚀不足或过刻蚀的问题。将接触孔磷离子注入的注入能量从40keV增加到50keV能改善N型接触孔底部弱反型或者反型不足的问题,防止接触孔漏电失效。针对0.35μm高压14V工艺流程中解决产品的缺陷问题,从工艺改善方面进行了如下工作。因硅片背面有圈状的硅凸起缺陷造成硅片背面白色圈状色差并在硅片正面发生光刻误聚焦的问题,可以通过把硅片背面多晶硅湿法刻蚀中的混合药液FEP刻蚀时间减少1秒,使在湿法刻蚀硅片背面多晶硅时不发生过刻,扩大后续氢氟酸(HF)刻蚀的工艺富裕度。为了防止在内层介质层化学机械抛光(CMP)时硅片周边有互连金属铝外露的现象发生,将下层接触孔层的光刻工艺时周边2mm完全曝光的条件改成不曝光,降低硅片周边区域的台阶差可以有效改善因CMP周边抛光速率快导致的内层介质层过抛光问题。通过采用在金属铝层上淀积一层厚的高密度离子氧化层之前先淀积一层500A的TEOS氧化膜层的方法,缓冲金属铝层与高密度离子氧化层之间不匹配的应力,以解决在后续热处理时高密度离子氧化膜发生鼓涨而使标示层图形产生气泡的现象。通过上述工艺流程改进研究,进一步优化了所在公司0.35μm高压工艺平台,扩大了相关产品工艺窗口,降低了某些缺陷的发生,提高了产品良率,相关优化工艺已运用于实际生产。

关键词： 0.35μm高压 CMOS 良率缺陷

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倒装芯片锡铅凸块良率的提高

倒装芯片锡铅凸块良率的提高

作者：潘燕玲复旦大学

学位级别：硕士

当前电子封装已经不仅仅象过去那样充当着保护IC或者将电子讯号传递下去起到连接的目的,它将参与决定高功能IC的功能和成本。封装尺寸也逐渐由晶片尺寸封装(Chip Scale Package)之形式向晶片直接安装在电路板的晶圆级封装(Wafer Level C... 详细信息

当前电子封装已经不仅仅象过去那样充当着保护IC或者将电子讯号传递下去起到连接的目的,它将参与决定高功能IC的功能和成本。封装尺寸也逐渐由晶片尺寸封装(Chip Scale Package)之形式向晶片直接安装在电路板的晶圆级封装(Wafer Level Chip Scale package)发展。而以凸块和倒装技术连接基板和电路的封装方式可以充分发挥出高传输速度的特性,已经成为主流封装技术之一。倒装芯片与底板之间连接点,一般称为凸块或凸点,系在晶片上利用蒸镀,印刷或电镀的方式制作。而凸块下起黏附,扩散阻挡,润湿的金属层被称作为凸块下金属层。凸块下金属层因使用不同金属材料和生产工艺而应力各异,最终直接影响测试良率。本文针对实际工程中倒装芯片锡铅凸块良率低下的问题,进行一系列的实验验证,找出了UBM应力问题导致低良率,用Al/NiV/Cu UBM取代Ti/NiV/Cu或应用RF bias到Ti/NiV/Cu凸块下金属层溅镀工艺过程中均可降低应力问题并使制程的CP测试良率得到提升。研究发现RF bias能够显著降低Ti/NiV/Cu UBM应力,本文NiV沉积过程中使用180W的RF Bias,Ti/NiV/Cu应力下降为不使用RF的1/3。Ti/NiV/Cu StackLayer不使用RF bias的情况下应力曲线出现边缘到中心应力分布不均匀的状况,这也是导致最初试制的三批次在CP map图形上显示出特定图形分布的原因。Ti/NiV/Cu Stack Layer使用RF bias后整片晶体薄膜的应力曲线比较平缓,差异性不大。这也说明NiV在sputter过程中使用RF bias还能明显改善晶片薄膜的应力均匀性 Ti和Cu在不使用RF Bias情况下溅镀前后应力变化很小,而NiV在不使用RF Bias情况下溅镀前后应力变化比较大。当NiV使用了RF Bias后,溅镀前后应力几乎接近,这不仅仅表现在NiV应力曲线上还表现在Ti/NiV/Cu堆叠应力曲线上。因此在Ti/NiV/Cu的凸块下金属层的应力控制集中在NiV上,只需要对NiV加以RF Bias。在同样条件的生产过程中,应用Al/NiV/Cu凸块下金属相较Ti/NiV/Cu凸块下金属具有更小的应力。凸块制程研发过程中不仅需要检查凸块的表面缺陷良率(2D Yield),还需要检查CP电性测试良率的合格与否。以免在最初试制或小批量生产时候造成不必要的晶片报废。凸块制造过程中通常控制凸块下各金属层的沉积厚度,凸块下各金属层的蚀刻速度,凸块的高度,凸块的直径,凸块的空洞大小,凸块的剪切力,回流温度等等工艺参数,除此之外还需要监控凸块下各金属层的应力大小。应力大小直接与最终的CP良率相关联。

关键词：倒装芯片凸块凸块下金属层溅射射频偏压应力良率