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仪表技术与传感器 2021年第12期 81-86页

作者：陆天海费超徐大诚于海涛苏州大学微纳传感技术研究中心江苏苏州215006 中国科学院上海微系统与信息技术研究所传感技术国家重点实验室上海200050

针对传统气敏材料表征实验中微悬臂梁称重装置存在温控系统体积大、能效比低及升降温速度慢等问题。文中设计了采用双层帕尔贴结构的微型温控腔体,拓宽了温度控制范围,减小了温控腔体体积。同时提出高精度自校准温度测量电路和模糊自适... 详细信息

针对传统气敏材料表征实验中微悬臂梁称重装置存在温控系统体积大、能效比低及升降温速度慢等问题。文中设计了采用双层帕尔贴结构的微型温控腔体,拓宽了温度控制范围,减小了温控腔体体积。同时提出高精度自校准温度测量电路和模糊自适应PID控制算法,提高了温度控制速度和精度。实验结果表明:该系统控温范围可达-40~180℃,温控稳定性为±0.05℃,最大升温速度为40℃/min,最大降温速度为-20℃/min,完全满足基于微悬臂梁的气敏材料吸脱附性能分析对温度变化的要求。

关键词：气敏材料微悬臂梁帕尔贴温控系统自校准电路模糊PID

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高精度数字时间转换电路设计

高精度数字时间转换电路设计

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作者：曾祺琳桂林电子科技大学

学位级别：硕士

数字时间转换器(DTC)是一种根据数字信号控制实现不同的输入到输出延时的电路,可用于调整关键信号路径的传播延时。利用DTC可以相对地提高时间分辨率,在最近几十年,DTC越来越受到学术界和工业研究的关注,其主要应用在频率合成和有线/无... 详细信息

数字时间转换器(DTC)是一种根据数字信号控制实现不同的输入到输出延时的电路,可用于调整关键信号路径的传播延时。利用DTC可以相对地提高时间分辨率,在最近几十年,DTC越来越受到学术界和工业研究的关注,其主要应用在频率合成和有线/无线发射机和接收机等领域。DTC与传统的数模转换器(DAC)相似,重要的性能特性包括动态范围、分辨率、精度、非线性和单调性,也包括功耗和抖动或相位噪声。本论文主要研究一种宽动态范围,高精度的DTC电路,主要研究内容包括:(1)对传统DTC电路结构进行分析,以实现宽动态范围和高精度调整为目标,提出三段式DTC架构,包括基于延迟锁定环结构粗调、基于延时链的中调和基于相位插值器的细调三个部分,实现了预期延时转换效果。(2)为了校准由于工艺波动导致的DTC输出延时变化,在中调部分提出了一种新型的数字时间转换电路自校准方法。校准电路在DTC每级延时单元增加电容阵列进行最大延时校准,通过时间电压转换电路将信号最大输出延时时间转换为电压,再将转换电压与校准电压的差值进行放大,放大后的结果经过比较器进行比较,比较结果通过控制电路调整延时单元负载电容大小,从而精确调整DTC的最大延迟,实现了DTC的最大输出延时时间自适应的校准。基于40nm CMOS工艺,对DTC进行了设计,在电源电压为1V,参考频率为250MHz仿真条件下,仿真显示,设计实现了DTC的延时动态范围为0～4ns,最小分辨率为3.188ps。在DTC校准电路中,在校准电压为650m V-860m V范围内,实现了578ps-1.466ns的数字时间转换器的最大输出延时校准,校准误差不超过1.25%。

关键词：数字时间转换器延迟锁定环延时链自校准电路相位插值器

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高速内存缓冲器关键电路研究与设计

高速内存缓冲器关键电路研究与设计

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作者：张志晗上海交通大学

学位级别：硕士

随着大数据、机器学习、实时数据分析、重量级应用的虚拟化等技术的飞速发展,服务器领域对内存容量和带宽提出了越来越高的需求。服务器专用内存条利用内存缓冲器芯片来缓冲内存控制器与内存芯片之间的高速信号,从而可以支持更多的内存... 详细信息

随着大数据、机器学习、实时数据分析、重量级应用的虚拟化等技术的飞速发展,服务器领域对内存容量和带宽提出了越来越高的需求。服务器专用内存条利用内存缓冲器芯片来缓冲内存控制器与内存芯片之间的高速信号,从而可以支持更多的内存条并且运行在更高的速度上。论文针对正在制定中的第五代内存寄存器缓冲器(The Fifth Generation of Double Data Rate Synchronous Dynamic Random Access Memory Register Clock Driver,DDR5 RCD)芯片设计中必须解决的输入采样时钟与输出发送时钟之间的保持时间问题展开研究。通过研究固定传输延迟的实现方法,分析了输入采样时钟与输出发送时钟之间保持时间问题产生的原因。通过分析相关电路在目标的工艺电压温度(Process Voltage Temperature,PVT)范围内的仿真结果,确定设计需解决最大不超过3个时钟周期的时钟偏斜带来的保持时间问题。论文提出降速的设计思想,利用锁存器设计了一种串行转并行处理,最终结果再转串行输出的电路结构,以解决时钟间偏斜随PVT变化的输入采样时钟与输出发送时钟之间的时序路径的保持时间问题。设计了定序器电路,用于生成并同步输入采样顺序与输出发送顺序。定序器电路采用分段方式,对于高频段采用中间接力寄存器,而对于低频段采用延迟链电路。设计了自校准电路,实时跟踪采样时钟与发送时钟之间时钟偏斜的变化,实时校准定序器电路。另外,设计了锁存器及关键路径变换的方法,在不影响原有采样时钟与发送时钟间偏斜的基础上,分三段实现了额外分数周期输出延迟功能。本文设计的RCD时序保持电路在台积电(Taiwan Semiconductor Manufacturing Company,TSMC)28nm工艺下的样片测试结果表明该方案能够满足第一代DDR5 RCD内存缓冲器运行在4800MT/s数据速率下的要求。关键电路的仿真结果表明这一方案可以进一步满足第二代DDR5 RCD内存缓冲器运行在最高6400MT/s速率的要求。

关键词：高速内存缓冲器固定传输延迟定序器自校准电路

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一种采用比率电压测量技术的自校准方式电路

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衡器 1990年第2期19卷 33-36页

作者：须君恒

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