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一种位复用近似LRU替换算法的分析与研究

微电子学 2010年第4期40卷 607-611页

作者：涂志娣董磊梁松海深圳大学光电子学研究所广东深圳518060 深圳大学信息工程学院EDA技术中心广东深圳518060

提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用。给出了不命中时的替换选择电路逻辑和通... 详细信息

提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用。给出了不命中时的替换选择电路逻辑和通过VHDL实现后的测试结果。相关结果表明,该算法实现电路简单,占用面积小,且命中率高:在指令高速缓存设计中,高速缓存大小为1 kB时,测试的平均命中率为90.2%,4 kB时为92.3%,16 kB时为94.2%。

关键词：近似LRU算法组相联高速缓存位复用命中率

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基于低功耗MCU存储系统的研究与实现

基于低功耗MCU存储系统的研究与实现

作者：史欣欣湖南大学

学位级别：硕士

在半导体行业迅速发展的支持下,近年来集成电路行业得到国家和社会的广泛关注,物联网、智能化和大数据的发展促使MCU迅速走进千家万户,在社会公共生活中扮演着不可或缺的角色,与此同时却需要MCU具有越来越高的性能,越来越小的面积以及... 详细信息

在半导体行业迅速发展的支持下,近年来集成电路行业得到国家和社会的广泛关注,物联网、智能化和大数据的发展促使MCU迅速走进千家万户,在社会公共生活中扮演着不可或缺的角色,与此同时却需要MCU具有越来越高的性能,越来越小的面积以及越来越低的功耗,这看似对立却又统一的要求使功耗成为备受关注和重点研究的对象。本文依托于使用ARM Cortex-M0+内核的低功耗MCU,设计了一款使用多路组相联映射模式Cache的存储系统,采用Keil+VCS软硬件协同仿真验证平台对整个设计进行功能验证。本设计中Cache和Flash控制器作为存储系统的核心部件,是本设计重点研究的部分。Cache的设计在综合考虑多种因素后,采用四路组相联、16字/行映射模式、随机替换策略、混合Cache的设计方案。Flash控制器部分的设计不仅增加了支持片外Flash单路/多路加载模式切换控制的功能,而且还增加了CRC程序校验。前一功能的增加在内核访问Cache缺失时选择四路加载模式可大大减少内核的等待时间,其可开/关的自主选择控制也增加了功能的灵活性。CRC程序校验采取五次加载失败自动重启机制,可以有效地保证程序加载的可靠性,减少程序加载错误而导致的程序运行错误的发生,而且此功能逻辑控制简单,只采用首尾位校验的方法,在MCU的功耗和面积上带来的代价几乎可以忽略不计。本文所设计的存储系统直接挂接在低功耗MCU通用型架构的AHB高速总线上,在全速运行模式下,该设计与改进前在存储系统设计部分使用128kB大容量SRAM的MCU相比,相同的评估环境下其整体功耗可降低84.89%,单从存储系统部分比较其功耗可降低74.50%,这也可以充分的表明除却面积的因素,使用128kB大容量的SRAM则需要系统牺牲巨大的功耗。本设计采用四块512B小容量(2kB)的SRAM构成Cache的存储部分,四路组相联策略中增加局部导通的控制,每次有效访问只导通命中的那一块SRAM,相比于每次访问128kB的SRAM全部导通而言,更是取得动态功耗降低95%左右的改进效果。

关键词：组相联 CRC校验 Cache机制 MCU 低功耗仿真验证

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基于PowerPC片上高速缓存的设计

基于PowerPC片上高速缓存的设计

作者：韩振江西安电子科技大学

学位级别：硕士

本文重点研究了Power PC体系下片上高速缓存的设计方法,本文首先介绍了本款Cache模块的设计思路,在满足CPU速度要求的基础上,提出了该款Cache的设计方案,该款Cache选择组相联的映射方式,使用物理寻址,采用伪LRU的替换方法来提高命中率... 详细信息

本文重点研究了Power PC体系下片上高速缓存的设计方法,本文首先介绍了本款Cache模块的设计思路,在满足CPU速度要求的基础上,提出了该款Cache的设计方案,该款Cache选择组相联的映射方式,使用物理寻址,采用伪LRU的替换方法来提高命中率。其次,为了减少CPU的等待时间,本文提出了硬件预取技术、关键双字技术以及非阻塞技术这3种方法。在此基础上,在设计Cache的关键电路时,本文采用一些新技术来提高电路的性能。如本文提出一种自定时电路来控制字线的关断,与过去通过反相器链的方法相比,该技术可以自动跟踪位线延迟来对字线进行控制,因此可以消除连线延时、工艺以及环境条件的变化,大大节省了复杂度,并且速度也相对较快,整个字线关断过程只用了0.26ns。为了减少门输入的串联电阻和延迟以及复杂度,本文采用分级的方法来设计译码电路。并利用差分锁存型结构提高了灵敏放大器的读出速度,使整个放大的过程提高到0.23ns。最后运用NC-Verilog对整个Cache做了功能仿真工作,仿真结果表明本款Cache完全符合项目规划的要求。

关键词：高速缓存 PowerPC 自定时组相联

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流水线处理器中Cache模块的设计

科学技术与工程 2010年第32期10卷 8084-8089页

作者：李红桥肖建青张洵颖龚龙庆西安微电子技术研究所西安710054

流水线结构能大幅提高指令执行速度,但是由于主存读取速度过慢,系统性能的提升仍然受到限制。现实现的Cache设计,是流水线与主存间的高速缓冲器,它能有效地解决访存的瓶颈问题,使流水线功能得到充分发挥。文章首先分析流水线的结构特点... 详细信息

流水线结构能大幅提高指令执行速度,但是由于主存读取速度过慢,系统性能的提升仍然受到限制。现实现的Cache设计,是流水线与主存间的高速缓冲器,它能有效地解决访存的瓶颈问题,使流水线功能得到充分发挥。文章首先分析流水线的结构特点,确定Cache的结构功能,在此基础上提出一个组相联映射Cache的设计。分析Cache实现读写操作的具体控制过程,并给出LRU(least recently used)替换算法的实现。最后通过介绍猝发取指操作着重讨论了Cache与流水线间的配合机制。

关键词：流水线组相联 LRU替换算法猝发取指

基于32位微处理器系统架构的Cache设计

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微处理机 2016年第1期37卷 5-10页

作者：杨大为王爽王丹中国电子科技集团公司第四十七研究所沈阳110032

近年来随着芯片技术的发展,嵌入式微处理器迎来了新的机遇,广泛应用于通信、多媒体、网络以及娱乐等方面。处理器的处理速度发展迅速,近乎于指数增长,然而内存的处理速度增长缓慢,因此内存的存储速度成为了影响嵌入式微处理器系统性能... 详细信息

近年来随着芯片技术的发展,嵌入式微处理器迎来了新的机遇,广泛应用于通信、多媒体、网络以及娱乐等方面。处理器的处理速度发展迅速,近乎于指数增长,然而内存的处理速度增长缓慢,因此内存的存储速度成为了影响嵌入式微处理器系统性能的主要瓶颈,为了均衡成本、性能和功耗,高速缓存Cache广泛应用于嵌入式系统中。首先介绍Cache的工作原理,其次对直接映射、全关联映射、组相联映射三种策略进行比较分析,然后分析行大小与命中率的关系,最后设计一款基于32位微处理器系统架构的高速缓存Cache。

关键词：高速缓存组相联行填充命中率写通写回

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低功耗动态可配置Cache设计

计算机测量与控制 2008年第7期16卷 1017-1020页

作者：贾宝锋高德远丁双喜西北工业大学航空微电子中心陕西西安710072

在现代的微处理器设计中,Cache(高速缓冲存储器)在决定整个微处理器的性能方面起着关键性的作用。同时,作为微处理器的关键部件,它消耗的功耗是微处理器的主要功耗之一。尤其是在嵌入式领域,研究表明Cache所消耗的能量可以占到整个微处... 详细信息

在现代的微处理器设计中,Cache(高速缓冲存储器)在决定整个微处理器的性能方面起着关键性的作用。同时,作为微处理器的关键部件,它消耗的功耗是微处理器的主要功耗之一。尤其是在嵌入式领域,研究表明Cache所消耗的能量可以占到整个微处理器的50%。因此,降低Cache的功耗可以有效地降低处理器的整体功耗。以"龙腾R2"微处理器为研究对象,以低功耗为出发点,介绍了一种动态可配置Cache的设计方法。实验表明,该低功耗可配置Cache有效的地降低了微处理器的整体功耗,且提高了性能。

关键词：低功耗 Cache 可配置组相联 “龙腾R2”微处理器

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一种高效的指令Cache的结构

一种高效的指令Cache的结构