检索结果-南通市图书馆

内建自测试中多输入特征寄存器的硬件开销的减少

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微处理机 2001年第1期22卷 14-18页

作者：李兆麟叶以正毛志刚哈尔滨工业大学微电子中心 313信箱哈尔滨150001

在内建自测试中 ,针对随机向量测试 ,本文提出了一种通过输出信号分组压缩来减少多输入特征寄存器 MISR的硬件开销的方法。该方法是在分析输出信号之间相关性的基础上 ,根据给定的 MISR阶数构造具有最小相关度的输出信号集合组 ,以此来... 详细信息

在内建自测试中 ,针对随机向量测试 ,本文提出了一种通过输出信号分组压缩来减少多输入特征寄存器 MISR的硬件开销的方法。该方法是在分析输出信号之间相关性的基础上 ,根据给定的 MISR阶数构造具有最小相关度的输出信号集合组 ,以此来减少输出信号分组压缩时的故障覆盖率损失。

关键词：内建自测试多输入特征寄存器门电路故障覆盖率硬件开销

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硬件感知的高效特征融合网络搜索

计算机学报 2022年第11期45卷 2420-2432页

作者：郭家明张蕊支天何得园黄迪常明张曦珊郭崎中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 寒武纪科技北京100191 中国科学院大学北京100049

特征融合网络通过融合多尺度特征来提高目标检测精度,是深度学习目标检测框架中的关键部分.已有的研究工作通过优化融合网络的拓扑结构来提高结果精度,忽略了所需的硬件资源开销以及特征选择和特征融合操作对结果的影响.本文提出了支持... 详细信息

特征融合网络通过融合多尺度特征来提高目标检测精度,是深度学习目标检测框架中的关键部分.已有的研究工作通过优化融合网络的拓扑结构来提高结果精度,忽略了所需的硬件资源开销以及特征选择和特征融合操作对结果的影响.本文提出了支持多尺度特征融合的注意力感知融合网络(Attention-aware Fusion Network,AFN),通过软硬件协同可实现硬件开销(参数存储、计算时间等)敏感的神经网络自动搜索,从融合网络的特征、路径和操作三方面实现一体化的优化部署.实验结果表明,当主干网络为ResNet50时,在实现相似检测精度时,相比现有最先进的搜索网络NAS-FPN,本文方法的参数量和计算量分别减少29.6%和22.3%,相比现有人工设计网络FPN,本文方法的AP可以提高2.1%.当主干网络为VGG时,相比现有最先进的搜索网络Auto-FPN,本文方法的AP提高了1.7%.

关键词：目标检测神经结构搜索硬件开销

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基于排序网络的奇数大数逻辑门电路设计

电测与仪表 2022年第11期59卷 189-193页

作者：王艳张楠郭靖中北大学电子测试技术国防重点实验室太原030051 仪器科学与动态测试教育部重点实验室太原030051

针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)... 详细信息

针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)(θ-1)输入的排序网络、2^(-1)(θ-1)个2输入与门、1个2^(-1)(θ+1)输入或门。在FPGA上对比使用传统MLG电路和文中构造的MLG电路实现DS码译码器的硬件开销。结果表明,相比于使用传统MLG电路,DS码译码器在使用文中构造的MLG电路时,有效降低了Slices、逻辑延时、6-LUT、Flip-Flops。

关键词： SRAM存储器大数逻辑门排序网络 FPGA 硬件开销

基于IEC 61850的数字化电能表用快速准同步谐波测量算法

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电网技术 2018年第2期42卷 621-627页

作者：肖勇罗睿希赵伟江波黄松岭张翔电力系统国家重点实验室(清华大学电机系) 北京市海淀区100084 国网四川省电力公司计量中心四川省成都市610045

按IEC 61850-9-2 LE要求,数字化测量装置主要采用80′fr的固定采样率,在非同步采样下进行谐波分析,容易引起频谱泄漏。准同步算法具有较高的准确度,但计算复杂,硬件开销较大,不适合数字化电能表进行在线谐波分析和电能计量。该文针对数... 详细信息

按IEC 61850-9-2 LE要求,数字化测量装置主要采用80′fr的固定采样率,在非同步采样下进行谐波分析,容易引起频谱泄漏。准同步算法具有较高的准确度,但计算复杂,硬件开销较大,不适合数字化电能表进行在线谐波分析和电能计量。该文针对数字化测量装置的特点,提出一种高效准同步谐波算法,具体采用等效加权窗函数与组合数快速傅里叶（fast Fourier transform,FFT）算法相结合的方式,使理论计算量减少了90%以上。通过仿真和试验,与Triangular窗插值离散傅里叶（Discrete Fourier transform,DFT）算法、Hanning窗插值DFT算法、Nuttall4（III）窗插值DFT算法进行比较,证明了该文提出的算法准确度更高,且硬件开销具有明显优势。

关键词：谐波测量非同步采样加权窗函数组合数FFT 硬件开销

同时多线程处理器上的动态分支预测器设计方案研究

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计算机科学 2006年第3期33卷 239-243,274页

作者：任建安虹路放梁博中国科学技术大学计算机科学技术系合肥230027

同时多线程处理器(SMT)每个周期能够从多个线程中发射指令执行,从而大大地提高了超标量微处理器的指令吞吐量,但多个线程的同时执行也带来了许多硬件资源的共享冲突问题。其中,多个线程共享分支预测硬件的方案会对分支预测精度产生较大... 详细信息

同时多线程处理器(SMT)每个周期能够从多个线程中发射指令执行,从而大大地提高了超标量微处理器的指令吞吐量,但多个线程的同时执行也带来了许多硬件资源的共享冲突问题。其中,多个线程共享分支预测硬件的方案会对分支预测精度产生较大的影响。研究 SMT 处理器中分支处理方案对于处理器整体性能的影响,对于指导SMT 处理器的设计是十分重要的。本文利用 SMT 处理器模拟器,针对各线程运行独立应用的 SMT 结构实验评估了几种著名的分支预测方案;给出了在单线程和多线程情况下,分支预测方案对分支预测精度和处理器整体性能的影响的分析;总结出在这样的 SMT 结构中,各线程拥有独立的预测器是一种较好的选择,并且由于各独立预测器可以采用小而简单的结构,所以不会带来太多的硬件开销。

关键词：同时多线程处理器分支预测硬件资源共享硬件开销

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基于芯核分层布图的3D芯片扫描链优化设计

电子测量与仪器学报 2016年第10期30卷 1482-1489页

作者：王伟朱侠方芳秦振陆郭二辉任福继合肥工业大学计算机与信息学院合肥230009 合肥工业大学情感计算与先进智能机器安徽省重点实验室合肥230009 中国电子科技集团第三十八研究所合肥230009

随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,... 详细信息

随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。

关键词：芯核分层布图绑定前测试绑定中测试协同优化扫描链均衡硬件开销

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可重构阵列中容错结构的设计与仿真

微电子学与计算机 2015年第10期32卷 72-76页

作者：徐卫芳邓军勇蒋林谢晓燕冼子雨西安邮电大学计算机学院陕西西安710121 西安邮电大学电子工程学院陕西西安710121

针对可重构阵列中处理单元PE(processing elements)的可能故障,提出了一种实用的容错方案.通过分析推导PE阵列的故障概率和硬件开销,得出对于4×4的PE阵列,每行只需设计一个备用PE即可满足容错要求的结论,并提出了一种有效的容错方案,... 详细信息

针对可重构阵列中处理单元PE(processing elements)的可能故障,提出了一种实用的容错方案.通过分析推导PE阵列的故障概率和硬件开销,得出对于4×4的PE阵列,每行只需设计一个备用PE即可满足容错要求的结论,并提出了一种有效的容错方案,完成了功能仿真与FPGA验证,结果表明该方案可以充分利用备用PE达到容错效果.可重构阵列在SMIC 0.13μmCMOS工艺下工作频率可达203 MHz.

关键词：可重构阵列处理单元故障硬件开销

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基于偏折路由的双环片上网络

计算机工程与科学 2021年第3期43卷 381-388页

作者：齐星云戴艺赖明澈常俊胜董德尊国防科技大学计算机学院湖南长沙410073

为了降低中等规模的片上网络设计复杂度,提高网络效率,提出了一种基于偏折路由的双环片上网络结构,研究了其冲突解决机制,给出了一种简单高效的路由算法,并采用硬件描述语言实现了该网络结构,构建了周期精确的网络性能模拟环境。仿真和... 详细信息

为了降低中等规模的片上网络设计复杂度,提高网络效率,提出了一种基于偏折路由的双环片上网络结构,研究了其冲突解决机制,给出了一种简单高效的路由算法,并采用硬件描述语言实现了该网络结构,构建了周期精确的网络性能模拟环境。仿真和实验结果表明,在中小规模网络环境以及网络负载不高(硬件开销远远小于YARC的。

关键词：片上网络偏折路由环形网络网络性能硬件开销

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片上光交换阵列体系结构与路由算法研究

片上光交换阵列体系结构与路由算法研究

作者：郭龙飞国防科学技术大学

学位级别：硕士

在当前的高性能微处理器系统中,随着计算节点数目的不断增加,系统规模不断增大,对片上互连网络的通信需求也越来越高。传统的电互连网络存在带宽小、时延大、互连密度小等局限,已很难满足未来大规模片上网络的需求,成为制约处理器性能... 详细信息

在当前的高性能微处理器系统中,随着计算节点数目的不断增加,系统规模不断增大,对片上互连网络的通信需求也越来越高。传统的电互连网络存在带宽小、时延大、互连密度小等局限,已很难满足未来大规模片上网络的需求,成为制约处理器性能提升的瓶颈。光互连技术是近年来新兴的一种互连技术,它以硅基光电子器件为发展基础,采用光波作为信息载体,具有并行性好、低延迟、高带宽等诸多优点。光互连技术可以有效地解决片上网络存在的延迟和功耗问题,具有十分可观的发展前景。光交换阵列是光互连网络中的核心部件,对整个光互连网络的性能有着重要影响。光交换阵列由光开关和光波导等器件组成,可支持多个节点之间的路由通信。随着微环谐振器等光电子器件的制造工艺不断成熟,光交换阵列的性能不断提高,其结构和功能设计也存在着多元化的方法。本文以光交换阵列的结构和功能为出发点,设计了一种双鱼型4×4光交换阵列。通过分析和研究,我们证明双鱼型4×4光交换阵列和同等规模的Crossbar交换阵列具有相同的功能,但双鱼型交换阵列的硬件开销和路由平均插入损耗明显小于Crossbar交换阵列。同时,我们提出了一种“嫁接”式的扩展方法,可以将双鱼型交换阵列扩展到任意规模。我们还对双鱼型阵列进行了优化设计,使阵列的插入损耗进一步降低。为了解决片上互连网络的延迟和阻塞问题,我们提出了一种基于时分复用机制的确定性路由算法。通过路由并行的方法,我们对算法进行了优化,提高了算法的通信效率和资源利用率,并通过Matlab进行了模拟仿真。最后,我们使用基于OMNeT++的PhoenixSim工具对使用不同光交换阵列的网络进行仿真测试,通过分析多组实验结果,我们得出双鱼型光交换阵列的综合性能优于Crossbar交换阵列的结论。双鱼型4×4光交换阵列和确定性路由算法的提出为未来光互连网络设计提供了新的方案,对于提高光互连网络的整体性能具有积极的意义。

关键词：光互连光交换阵列硬件开销插入损耗路由算法