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极化码译码算法研究及其译码器的实现

极化码译码算法研究及其译码器的实现

作者：温大发西南大学

学位级别：硕士

在无线通信系统中,为了保证信息能够通过信道进行不失真的交换,需要信道编译码技术来提高信息在传输过程中的抗干扰能力。2009年,由学者Erdal Arikan提出的极化码编码方案是首个经过理论严格证明可以达到香农极限的编码方案。该方案在2... 详细信息

在无线通信系统中,为了保证信息能够通过信道进行不失真的交换,需要信道编译码技术来提高信息在传输过程中的抗干扰能力。2009年,由学者Erdal Arikan提出的极化码编码方案是首个经过理论严格证明可以达到香农极限的编码方案。该方案在2016年被确定作为5G增强移动宽带场景下控制信道的编码方案。极化码因其编译码复杂度低、可采用并行译码架构等性能上的优势,在数字通信系统中得到广泛应用。首先,本文详细讨论和介绍极化码编译码理论。详细阐述了信道极化现象对极化码的编码重要性以及如何通过信道合并、信道分裂得到极化子信道的过程。在此基础上还介绍了极化码编码过程与信道可靠性估计的方法。在上述内容之后,介绍并分析了极化码的译码算法。先分析探讨了串行抵消算法对数域和实数域上的不同形式,并且详细描述了其译码码树的构造方法。由于串行抵消算法在中短码长下译码性能不佳,本文进一步讨论了串行抵消列表算法,并结合实例完整地描述了译码过程。除此之外,本文对加入了循环冗余校验的串行抵消列表算法做了性能仿真及结果分析。仿真结果表明,当串行抵消列表算法保留译码路径数量越多时,其译码性能越好,但是译码时间复杂度也在大幅增加。随着译码算法保留路径数量的增加,串行抵消列表算法译码器的时延和资源消耗也会增大,因此我们将该问题简化为数据有序输出的问题。首先,本文利用冒泡排序原理设计了一种基于传统比较交换器的并行排序网络,通过流水线设计降低了一定时间复杂度,但是该排序网络硬件资源需求较大,适合场景有限。因此,为了进一步降低译码路径选择过程中延时和资源占用,本文提出了一种逻辑比较排序网络,其基本原理是采用二元逻辑比较器来解决数据比较问题。接着通过对算法的剖析完成了逻辑比较排序器的硬件实现,并且详细介绍了各模块工作原理和硬件架构。相较于传统的比较交换器,该排序网络优点在于只需要固定周期即可完成数据排序。最后本文将逻辑比较排序网络和路径度量性质结合,提出了一种基于逻辑比较排序网络的度量值路径选择器,其突出优势在于周期固定,资源使用量更少。通过硬件仿真平台对上述几种方案进行功能验证及时序分析,结果表明度量值路径选择器可以消耗更少的硬件资源,在固定周期内完成译码路径选择。本文的最后提出了串行抵消列表算法的整体硬件架构实现。首先探讨了利于硬件工作的两种译码器实现架构,接着针对硬件处理浮点数数据需要资源过高的问题,本文给出了定点数量化方案,不仅控制了资源消耗情况,也控制了译码信息的范围和精度。接着详细描述了译码器的FPGA实现,系统地介绍了内部各组成模块的设计思路以及各模块的功能验证情况。最后使用Verilog HDL语言在EDA工具Quartus II上编写模块,调用Modelsim仿真软件对程序进行RTL级验证仿真,完成设计。

关键词：信道极化极化编码串行抵消列表译码路径选择器硬件实现

基于网络架构的箭载图像采集系统设计及硬件实现

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宇航计测技术 2023年第2期43卷 92-96页

作者：王旭赵子伦荣刚常曦张璁中国运载火箭技术研究院北京100076 北京航天计量测试技术研究所北京100076

图像采集系统负责监控和记录运载器上多个重要点位的视频信息。文中介绍了一种基于网络架构的箭载通用图像采集系统,负责采集高清图像并无损存储在图像压缩器内,将高清图像压缩后经遥测传输至地面,由于带宽有限,可实时切换下传的图像信... 详细信息

图像采集系统负责监控和记录运载器上多个重要点位的视频信息。文中介绍了一种基于网络架构的箭载通用图像采集系统,负责采集高清图像并无损存储在图像压缩器内,将高清图像压缩后经遥测传输至地面,由于带宽有限,可实时切换下传的图像信息,同时支持通过网络实时访问箭上图像信息和事后图像数据回读功能,为评估箭上的工作状态或分析故障提供了保障。

关键词：网络架构图像采集系统设计硬件实现

基于C波段高速直扩通信信号的机载外源长时相参方法研究及FPGA实现

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基于C波段高速直扩通信信号的机载外源长时相参方法研究及FPGA实现

作者：袁建军南昌大学

学位级别：硕士

战术数据链(Tactical Data Link,TDL)是现代战争中信息对抗体系的基石,高速伪码直接扩频和高速跳频是其常采用的两种典型抗干扰技术手段,利用此类战术数据链信号作为照射源的机载外辐射源探测具有高分辨率、隐蔽、无主动辐射等优势。因... 详细信息

战术数据链(Tactical Data Link,TDL)是现代战争中信息对抗体系的基石,高速伪码直接扩频和高速跳频是其常采用的两种典型抗干扰技术手段,利用此类战术数据链信号作为照射源的机载外辐射源探测具有高分辨率、隐蔽、无主动辐射等优势。因此,本文面向C波段高速直扩通信信号开展机载外辐射源目标探测研究,为解决微弱运动目标的回波信号在完成长时间相参积累过程中,存在的多普勒频域急剧展宽、频率扩散和距离走动导致通道间码元信息严重失配以及探测性能急剧恶化的问题,提出了低复杂度、高性能的频域分帧的三维网络化相参积累改进方法,设计实现了基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的长时间相参积累硬件实时处理样机,并开展了桌面上位机模拟测试验证。本文主要研究工作如下:首先,剖析了长时间相参积累时出现的关键问题及其影响因素。从信号帧结构、调制样式及其特性的角度,分析了其处理性能和时频旁瓣的关系;从系统几何拓扑模型、目标运动角度,分析了回波频域畸变、信噪比(Signal-to-Noise Ratio,SNR)和空间构型的关系;由此从信号处理角度,建立了跨距离单元走动和跨多普勒单元走动两个关键问题模型。接着,着重围绕这两个关键问题,开展了微弱高速直扩信号的长时间相参积累算法研究,及其计算复杂度和仿真性能的对比分析。在建模分析了极低信噪比与宽多普勒域互相制约的矛盾后,针对跨距离单元走动问题,研究了Radon傅里叶变换(Radon-Fourier Transform,RFT)和Keystone变换(Keystone Transform,KT)两种传统的运动补偿算法,由于其复杂度较高且在本文场景中存在性能损失,提出了一种频域分帧的三维网络化运动补偿的改进方法;而针对跨多普勒单元走动的问题,提出了一种频域分帧的多通道卷积网络机动补偿方法;并完成了计算复杂度分析及仿真性能比较,结果表明与传统方法相比,改进方法具有更低的计算复杂度和约3d B的积累性能提升。最后,以改进方法为理论基础,实现了基于FPGA的长时间相参积累硬件实时处理样机。在复杂度和性能的综合考虑下,对各关键处理模块进行了详细的设计介绍和功能验证,并对搭建的硬件实时处理样机开展了桌面上位机模拟测试。测试结果表明,采用流水线结构设计的硬件实时处理样机能实时完成秒量级高速直扩信号的长时间相参积累。

关键词：战术数据链高速伪码直扩机载外辐射源探测长时间相参积累硬件实现

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国密SM2算法硬件实现与安全性研究

国密SM2算法硬件实现与安全性研究

作者：陈湛湛黑龙江大学

学位级别：硕士

信息安全领域逐渐成为人们关注的重点,硬件实现的密码算法被广泛地应用在生活、工业和金融领域。2010年我国颁布了SM2算法,然而基于椭圆曲线的传统加密算法在硬件实现时可能存在安全漏洞,攻击者可以通过侧信道攻击破解密钥,对SM2算法造... 详细信息

信息安全领域逐渐成为人们关注的重点,硬件实现的密码算法被广泛地应用在生活、工业和金融领域。2010年我国颁布了SM2算法,然而基于椭圆曲线的传统加密算法在硬件实现时可能存在安全漏洞,攻击者可以通过侧信道攻击破解密钥,对SM2算法造成了巨大威胁。为了满足实际应用需求,本文采用硬件设计实现具有高安全性能的SM2算法。首先,对SM2算法进行层次划分,针对不同模块提出相应设计方案。提出并行高阶Montgomery算法实现模乘运算,改进的模乘运算仅需40个时钟周期左右。对模逆运算使用almost蒙哥马利算法实现,充分利用模乘模块,降低资源消耗。对点加和倍点运算使用改进的原子化算法实现,可以有效抵抗简单功耗分析,并减少40%以上的运算量。对标量乘运算提出预计算NAF随机窗口算法,运算时间缩短、安全性能提高,可以有效抵抗差分能量分析等攻击;同时引入变换公式法,在一定程度上提高算法安全性。其次,围绕优化实现的SM2算法进行功能验证,提出软件仿真、板机验证、任意参数验证和验签算法4种验证方案。最后,针对优化实现的SM2算法展开安全性能验证。搭建功耗采集平台,设计实现简单功耗分析、差分能量分析和基尼不纯度指数功耗攻击3种侧信道攻击对算法进行安全性评估。综合验证表明,SM2算法功能正确、验证工作充足,功耗曲线均匀一致,密钥假设值的相关系数均在±0.05之间、1-Gini＿index值均在0.145～0.165之间,可以有效抵抗简单功耗分析等侧信道攻击。基于SAKURA-G开发板测试,最高时钟频率可达到67.225MHz,使用寄存器13737个,签名速度为385次/秒。

关键词： SM2算法侧信道攻击硬件实现功能验证安全性能验证

IBPU:一种面向通用处理器架构的比特置换功能单元

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电子学报 2018年第8期46卷 1960-1968页

作者：马超南龙梅潘达杉李伟戴紫彬国家高性能集成电路(上海)设计中心上海201204 复旦大学集成电路国家重点实验室上海200433 信息工程大学河南郑州450000

本文利用Inverse Butterfly网络拓扑结构的自路由特性,并结合分治策略,提出了一种能够硬件高速实现任意比特置的换选路算法.利用该算法能够在O(lg N)条指令内完成N-bit任意静态置换操作,在O(lg2N)条指令内完成N-bit任意动态置换操作.在... 详细信息

本文利用Inverse Butterfly网络拓扑结构的自路由特性,并结合分治策略,提出了一种能够硬件高速实现任意比特置的换选路算法.利用该算法能够在O(lg N)条指令内完成N-bit任意静态置换操作,在O(lg2N)条指令内完成N-bit任意动态置换操作.在此基础上,本文构造了一种新型比特置换单元-Permutation Unit based on Inverse Butterfly,IBPU.并将它在SMIC 65nm工艺下进行了逻辑综合,结果表明:与以往研究成果相比,本文提出的IBPU资源消耗降低了约32%,延迟降低了近30%.当完成静态置换操作时,其功能单元所消耗的代价最小,不超过以往设计的60%;当完成动态置换操作时,虽然消耗的代价较大,但其随置换位宽N的增加涨幅较小,因此具有较高的稳定性,其综合性能优势明显.

关键词： Inverse Butterfly网络分治策略置换选路算法硬件实现

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基于NLM图像去噪算法的硬件设计与实现

基于NLM图像去噪算法的硬件设计与实现

作者：葛文强西安电子科技大学

学位级别：硕士

在现代生活中,数字图像和视频是人们获取信息最方便、最有效的途径,其质量直接影响到信息的准确性。智能手机、监控、车牌识别、人脸识别等日常生活中的产品都离不开数字图像处理技术,由于图像在采集时易受环境因素和采集设备的影响,导... 详细信息

在现代生活中,数字图像和视频是人们获取信息最方便、最有效的途径,其质量直接影响到信息的准确性。智能手机、监控、车牌识别、人脸识别等日常生活中的产品都离不开数字图像处理技术,由于图像在采集时易受环境因素和采集设备的影响,导致采集到的图像本身包含噪声,这直接影响图像的质量。因此,数字图像去噪在数字图像处理中担任着非常重要的角色。数字图像处理主要有两大类:软件处理和硬件处理,软件处理通常属于事后处理,存在无法在使用场景中实时性处理的问题,硬件处理就是软件图像处理算法的硬件化,利用硬件具有并行化、流水线、速度快等特点,加速软件算法,以达到实时处理的要求。常见的数字芯片系统有两种:专用集成电路ASIC和现场可编辑门阵列FPGA。本文从工程实践角度出发,基于定点化NLM(Non-Local Means)算法,采用ASIC设计流程,旨在设计一款满足时钟频率为666 MHz,图像最大尺寸为4K/60 FPS,制造工艺为TSMC 12 nm的指标的NLM硬件模块。本文通过对数字图像去噪技术的基础知识的研究,分析了经典的NLM算法的处理流程,指出了经典NLM算法因其计算量和硬件消耗资源过于庞大的问题无法直接用来硬件实现,重点研究定点化的NLM算法。该算法通过调整搜索窗口和自适应相似块数目来降低计算量;通过查找表的方式将指数运算定点化,用线性关系去逼近指数关系,并对去噪效果进行多方面评价。根据设计需求以及定点化NLM算法的数据路径和控制逻辑设计了NLM硬件模块的整体结构,划分了功能块,通过Verilog HDL语言对模块进行流水线设计,利用UVM验证环境对所有模块进行充分地验证,分析并解决了代码覆盖率问题,确保NLM模块结果的正确性,并通过DC综合工具在相关的约束下进行综合和功耗仿真。面积报告显示NLM模块的面积为154449μm。功耗报告显示NLM模块的整体功耗为9.171405 m W,其中动态功耗为8.778990 m W,静态功耗为0.392415 m W。在2K/30 FPS,时钟频率为90 MHz的FPGA的环境下进行实验测试,结果表明,在不同场景下,NLM模块都能正常工作,且平坦区域和细节区域都有着不错的去噪效果,本文硬件设计能够满足设计指标。

关键词：数字图像去噪实时处理 NLM算法硬件实现 FPGA原型验证

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5G NR毫米波系统时频同步技术研究

5G NR毫米波系统时频同步技术研究

作者：刘宽电子科技大学

学位级别：硕士

毫米波频段技术已经应用于5G商用阶段,可以满足5G大规模通信系统更高速的数据传输需求,并且可以缓解日益严重的频带频谱紧张问题。在5G阶段,毫米波频段逐渐被纳入可考虑的通信频段之中,为了进一步提升通信质量,波束赋型技术也被大量地... 详细信息

毫米波频段技术已经应用于5G商用阶段,可以满足5G大规模通信系统更高速的数据传输需求,并且可以缓解日益严重的频带频谱紧张问题。在5G阶段,毫米波频段逐渐被纳入可考虑的通信频段之中,为了进一步提升通信质量,波束赋型技术也被大量地使用。通过多天线协同发射信号,可以控制信号功率在某一方向集中。通过集中朝向接收机方向的信号功率来对抗来自多径信道和毫米波在自由空间中高衰落的压力,也是在毫米波频段进行数据通信的前提。为了更好的利用波束赋型技术,5G NR规定了一种固定结构的信号,同步信号和PBCH块（简称SSB）,用来在用户初始接入阶段服务用户进行初始的波束扫描以及时频同步等操作。本文首先介绍了毫米波MIMO通信系统的背景意义以及研究现状,回顾在过去LTE时代MIMO技术在通信系统中的应用,并结合5G NR标准分析了5G时代毫米波MIMO技术与过去的不同。在此基础上,针对5G NR中广泛应用的波束扫描技术,给出了基于5G NR标准中波束扫描的初始接入方案,在方案中介绍了5G NR使用的同步信号结构以及时域发送模式,并且给出了较为广泛应用的毫米波信道模型。接下来从波束扫描可能带来的同步信号利用率低下的问题入手,引入了基于传统锁相环算法以及本文所提基于卡尔曼滤波器的时频精同步算法。通过仿真,比较了这两种算法在波束未覆盖用户带来的较低信噪比条件下的时频同步性能,验证了本文所提卡尔曼滤波时频精同步算法的优势。之后进行了时频同步系统的初步硬件实现,给出了4倍过采样条件下的时频同步电路图,搭配动态阈值模块,通过连续检测同步峰的形式锁定同步序列,并且具有一定的频偏纠正能力。最后分析了硬件电路实现时频精同步的后续改进方向。

关键词：毫米波 SSB 时频同步硬件实现

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面向椭圆曲线的高性能计算架构关键技术研究

面向椭圆曲线的高性能计算架构关键技术研究

作者：张琦哈尔滨理工大学

学位级别：硕士

随着数字信息化时代的到来,如何保障信息安全引发各界关注。椭圆曲线密码作为公钥密码体系中的一种,因密钥短、安全等级高、处理速度快等优点而备受推崇。经过密码学家们的不断完善,椭圆曲线密码逐渐成为新一代密码技术的发展方向,有着... 详细信息

随着数字信息化时代的到来,如何保障信息安全引发各界关注。椭圆曲线密码作为公钥密码体系中的一种,因密钥短、安全等级高、处理速度快等优点而备受推崇。经过密码学家们的不断完善,椭圆曲线密码逐渐成为新一代密码技术的发展方向,有着良好的发展前景。网络带宽的提升,同样提高了计算机对椭圆曲线密码系统性能的要求。椭圆曲线密码中的核心运算标量乘运算和有限域运算复杂度高,增加了提升系统性能的难度。因此本文对椭圆曲线密码进行了深入分析,从椭圆曲线标量乘运算和有限域运算两个层次对椭圆曲线的高性能计算架构关键技术进行了研究,并以模块化的设计思想给出了具体的实现方案。论文主要研究内容如下:(1)对Karatsuba-Ofman算法的操作调度进行了优化,提高了乘法器和加法器的利用率,乘法运算也仅需3个时钟周期。(2)使用比特重组方法设计了secp256k1曲线的快速模约减算法,并利用这种方法又分别设计了secp256r1和SCA-256(SM2标准推荐曲线)的快速模约减算法。后根据快速模约减算法提出了一种支持secp256r1、secp256k1和SCA-256三条曲线快速模约减计算的硬件架构。(3)将乘法运算和模逆运算集成到一个单元中设计,提出了资源共享的运算单元硬件架构。该运算单元可以实现乘法运算和模逆运算两种功能,共用内部寄存器和加法器,提高了硬件资源使用率。(4)根据有限域运算硬件架构的特点,优化了点加和倍点的模运算操作调度。提出了一种把倍点和点加两种操作合一的模运算操作调度方式,进一步提高了点运算的计算速度。最后将三种曲线标量乘集成到一个单元中进行设计,提出了一种高性能标量乘法器硬件架构。本文分别使用了55nm和130nm的CMOS工艺对架构进行了逻辑综合。其中55nm的综合结果显示时钟频率可以达到500MHZ,面积为275k等效门,吞吐量为48309次/秒,AT可以达到5.7。130nm的综合结果显示时钟频率可以达到243MHZ,面积为314k等效门,吞吐量为23529次/秒,AT可以达到13.345。此外使用Virtex-7在FPGA平台进行了设计验证,Virtex-7的综合结果显示时钟频率可以达到37MHZ,面积为47.4k LUTs,吞吐量为3584次/秒,AT可以到达13.2。

关键词：信息安全椭圆曲线标量乘硬件实现

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基于FPGA集群的脉冲神经网络仿真器设计

计算机工程 2020年第10期46卷 201-209页

作者：李康张鲁飞张新伟郁龚健刘家航吴东柴志雷江南大学物联网工程学院江苏无锡214122 数学工程与先进计算国家重点实验室江苏无锡214215

针对类脑计算系统中NEST脉冲神经网络仿真器运行速度慢和功耗高的问题,设计一种基于现场可编程逻辑门阵列(FPGA)集群的NEST脉冲神经网络仿真器。在改进NEST仿真器结构的基础上,提出漏电流整合放电神经元计算模块的流水线并行架构,实现... 详细信息

针对类脑计算系统中NEST脉冲神经网络仿真器运行速度慢和功耗高的问题,设计一种基于现场可编程逻辑门阵列(FPGA)集群的NEST脉冲神经网络仿真器。在改进NEST仿真器结构的基础上,提出漏电流整合放电神经元计算模块的流水线并行架构,实现支持双核双线程和多节点多进程的FPGA集群设计。在皮质层视觉仿真模型上的实验结果表明,与基于Xeon E5-2620和ARM A9平台的NEST仿真器相比,基于FPGA集群的NEST仿真器计算能效和速度分别提升43.93倍、23.54倍和12.36倍、208倍,能为大规模类脑计算系统实现提供技术支持。

关键词：类脑计算系统脉冲神经网络仿真器现场可编程逻辑门阵列集群硬件实现皮质层视觉仿真模型