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电子测量技术 2024年第5期47卷 16-21页

作者：何继爱辛家乐石麟泰兰州理工大学计算机与通信学院兰州730050

针对单光子计数器对高速飞行光子时间测量的高分辨率要求,传统的TDC在时间测量上存在误差较大的不足。本文设计了一种利用FPGA内部逻辑延迟单元Carry4级联构建延迟链的TDC。该方法首先使用子链平均的方式进行数据采样,避免数据“气泡”... 详细信息

针对单光子计数器对高速飞行光子时间测量的高分辨率要求,传统的TDC在时间测量上存在误差较大的不足。本文设计了一种利用FPGA内部逻辑延迟单元Carry4级联构建延迟链的TDC。该方法首先使用子链平均的方式进行数据采样,避免数据“气泡”。其次,结合码密度测试和bin-by-bin校准将各级延迟单元宽度校准至接近均匀宽度,提高系统的测量精度。最后,通过Vivado软件仿真并烧录至ZYNQ7000进行板级测试,实验结果表明,该TDC能够在3 ns的动态时间范围内实现时间分辨率10.91 ps,差分非线性(DNL)范围为[-0.75,1.01]LSB,积分非线性(INL)范围为[-1.74,2.19]LSB。

关键词： FPGA 时间数字转换 Carry4 码密度测试差分非线性积分非线性

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基于FPGA的高性能ADC的设计与实现

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信息工程大学学报 2022年第4期23卷 435-442页

作者：童磊许晓红王硕高剑刚信息工程大学河南郑州450003 国家并行计算机工程技术研究中心江苏无锡214083

模数转换器(ADC)作为连接模拟世界和数字世界的桥梁,在工业界和学术界一直发挥着重要的作用,然而实现高性能、低成本的ADC一直以来都是业界的一个难点。提出一种基于现场可编程门阵列(FPGA)实现高性能ADC的方法,主要方法是利用FPGA的差... 详细信息

模数转换器(ADC)作为连接模拟世界和数字世界的桥梁,在工业界和学术界一直发挥着重要的作用,然而实现高性能、低成本的ADC一直以来都是业界的一个难点。提出一种基于现场可编程门阵列(FPGA)实现高性能ADC的方法,主要方法是利用FPGA的差分输入作为比较器,一端外接电阻和比较器的寄生电容构成RC电路,通过充放电产生参考电压,另一端作为模拟信号的输入与参考电压进行比较,最后通过构建时间数字转换器(TDC)测量输入信号和参考电压相等的时刻再根据参考电压与充放电时间的关系从而实现模拟信号到数字信号的转换。实验结果表明该ADC采样率可达800 MSa/s,量程为0.45~1.35 V,有效位为6.1位,积分线性度(DNL)为-0.93~0.94 LSB,微分线性度(INL)为-0.78~0.83 LSB,能够满足大部分应用需求并且展示出良好的可扩展性。

关键词：模数转换器时间数字转换器码密度测试

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高分辨率时间间隔测量仪控制软件设计

高分辨率时间间隔测量仪控制软件设计

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作者：叶超电子科技大学

学位级别：硕士

时间不但是我们日常生活和工作中最常用的基本参量,也是国际单位制中七个基本量之一。时间测量从普通的日常生活到重大的科研试验,都占据着重要的地位。精密时间间隔测量广泛地应用于各种科学试验中,特别在爆轰与粒子加速等大型物理实验... 详细信息

时间不但是我们日常生活和工作中最常用的基本参量,也是国际单位制中七个基本量之一。时间测量从普通的日常生活到重大的科研试验,都占据着重要的地位。精密时间间隔测量广泛地应用于各种科学试验中,特别在爆轰与粒子加速等大型物理实验中,有很多重要的物理参数就是通过时间间隔测量而间接获得的。高分辨率时间间隔测量仪正是应爆轰物理实验中高可靠性、高精度和多通道等测量要求而研制的,其使用有助于使爆轰与粒子加速等物理实验的电子测量技术达到一个新的水平。本文的主要内容包括:1.针对仪器的用途,介绍时间间隔测量在爆轰物理实验中的应用,说明高分辨率时间间隔测量仪在爆轰物理实验中的重要作用和发展前景。2.为完成信号的转换,仪器选用了一个多通道,高精度、具有可编程时间分辨能力的时间/数字变换模块(TDC),论文介绍该模块的特点,以及在课题中的使用方法,包括实现其软件配置的芯片SN74ACT8990的原理和编程方法。3.高分辨率时间间隔测量仪采用PCI总线与计算机接口。论文阐述以WinDriver为工具编写高分辨率时间间隔测量仪驱动程序的过程。4.高分辨率时间间隔测量仪是一个典型的虚拟仪器。论文通过简单分析虚拟仪器的特点及国内外研究现状和发展方向,详细阐述在Labwindows/CVI环境下,高分辨率时间间隔测量仪控制软件设计过程,说明其主要的数据交互机制,给出相应的程序流程图和编程方法。5.为了减小仪器的非线性以提高测量精度,需要将校准数据传送给控制软件。论文介绍一种为获得校准数据而采用的码密度测试方法,并给出了仪器非线性和精度测试结果。

关键词：时间间隔测量虚拟仪器码密度测试

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非电压域ADC及其校准技术研究

非电压域ADC及其校准技术研究

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作者：孙康康合肥工业大学

学位级别：硕士

随着5G、人工智能、物联网等领域的兴起以及半导体工艺技术的不断提升,传统的电压域ADC(Analog-to-Digital conversion,ADC)面临等比例缩减带来的巨大挑战。因此,非电压域ADC的转换机理和结构得到了越来越多的关注,特别是时间域ADC与电... 详细信息

随着5G、人工智能、物联网等领域的兴起以及半导体工艺技术的不断提升,传统的电压域ADC(Analog-to-Digital conversion,ADC)面临等比例缩减带来的巨大挑战。因此,非电压域ADC的转换机理和结构得到了越来越多的关注,特别是时间域ADC与电子干涉式ADC。这两种结构的ADC分别在功耗与速度方面较传统的电压域ADC具有明显优势,其中时间域ADC能够更多地利用数字电路实现,由此可以更充分地利用工艺发展所带来的好处。目前这两种结构中存在的主要问题是误差带来的非线性使得动态范围受到很大的限制。本文首先介绍了时间域ADC的工作原理,系统分析了其内部的误差来源。根据VTC(Voltage-to-Time Converter,VTC)模块与TDC(Time-to-Digital Converter,TDC)模块的误差特点,分别提出了以下改善动态范围的措施:(1)提出分段校准的思路,利用码密度测试校准方法,分段对延时链进行误差的提取和补偿;(2)拓展TDC的码密度测试算法,将之用于VTC非线性的校准;(3)基于误差的随机性,采用了一种DEM(Dynamic Element Matching,DEM)架构,在每个延时模块处放置多个延时单元,每次量化时随机选择一个延时单元接入到延时链中,从而使得误差平均化,实现打散谐波提高SFDR的目的;(4)同样利用误差的随机性,提出构建循环延时链以支持时间信号输入位置随机化的方法,实现打散非线性谐波,提高SFDR。针对LC干涉式ADC,本文分析了干涉原理,建立了仿真模型,推导了晶格格点处的电压表达式;提出通过控制干涉信号源的初始相位,达到打破干涉图案的中心对称性从而增加有效量化信息的方法;对电路误差进行了建模,评估了误差对ADC性能的影响。基于MATLAB/Simulink和Cadence进行了仿真验证。对于4位、1.25GS/s的时间域ADC,当f=600MHz时,分段式码密度校准可以将ENOB(Effective Number Of Bits,ENOB)从2.78bits提升到3.76bits,SNDR(Spurious Free Dynamic Range,SFDR)提升了5.9d B;基于码密度测试校准VTC的非线性误差,可以将ENOB从2.04bits提升到3.95bits;DEM方法和随机化循环延时链可以将谐波打散至噪底上,其中DEM设计设计方法可以将SFDR(Spurious Free Dynamic Range,SFDR)从25.19d B提高到35.04d B。基于65nm CMOS工艺设计了16×16的LC阵列干涉电路,干涉信号源的输入幅值为50m V且C=8.9f F,L=64p H时,输出干涉电压在8m V～160m V间变化,且改变干涉信号源的初始相位后可以观测到干涉图案呈现出明显的非对称的多样性,有利于后续的量化和编码。

关键词：时间域ADC VTC TDC 码密度测试 LC干涉式ADC

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高精度时间数字转换器的研究与设计

高精度时间数字转换器的研究与设计

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作者：庞高远合肥工业大学

学位级别：硕士

随着半导体工艺的进步,电路的供电电压不断降低,电压域模拟电路的设计与优化愈发困难,集成电路的“数字化”已经成为一种趋势。先进集成电路工艺在时间域量化的精度已经达到皮秒级,随着工艺的发展,时间域量化的优势将愈发明显。时间数... 详细信息

随着半导体工艺的进步,电路的供电电压不断降低,电压域模拟电路的设计与优化愈发困难,集成电路的“数字化”已经成为一种趋势。先进集成电路工艺在时间域量化的精度已经达到皮秒级,随着工艺的发展,时间域量化的优势将愈发明显。时间数字转换器(TDC)用于测时电路,可以将输入的时间域信号转换为数字信号,在激光测距、量子物理、分子影像等诸多领域都有着广泛的应用,高精度、大测量范围时间测量技术已经成为当前的研究热点。本文针对TDC在飞行时间测量(To F)等对分辨率与测量范围均有较高要求的应用领域,设计了兼顾分辨率与测量范围的TDC电路。该TDC能够在两种模式下工作:模式一需要外接高质量参考时钟,拥有更高的测量范围,能够克服工艺、电压、温度(PVT)对TDC实际测量的影响;模式二不需要外接参考时钟,拥有更高的分辨率。两种工作模式均可单独作为独立的TDC使用。本文的具体工作主要分为两个方面:在TDC设计方面:基于Cadence Spectre仿真平台与SMIC 55nm CMOS工艺,针对传统TDC分辨率与测量范围相互制约的问题,设计了一种基于延迟锁相环(DLL)的二级内插式TDC。该TDC第一级使用倍频延迟锁相环(MDLL)内插结构扩大测量范围。仿真验证结果表明,在参考时钟为10MHz,倍频系数为25倍的前提下,该TDC的分辨率为7.8ps,测量范围达到130us,单次插值内微分非线性(DNL)小于0.4LSB,积分非线性(INL)小于0.4LSB。进一步地,针对其需要外接高质量参考时钟的缺陷,设计了一种基于环形结构的两步式TDC。该TDC第一级使用差分环形结构以扩大测量范围。仿真验证结果表明,该TDC的分辨率为5.5ps,测量范围达到5.8us,微分非线性(DNL)小于0.5LSB,积分非线性(INL)小于1.3LSB。两种TDC的第二级均通过改变压控延迟单元输出端负载电容的数量,利用DLL结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提升分辨率。TDC测试方面:给出了一种基于FPGA的TDC测试方法和流程,使用XILINX kintex-7 FPGA开发板,搭建TDC测试平台,对所参与的SMIC 0.18um CMOS工艺下流片的内插式TDC芯片完成精度测试。另外,针对所设计二级内插式TDC结构的特殊性,提出了一种改进的码密度测试算法,该算法能够提取内插式TDC中延迟单元的失配误差信息,针对此算法完成了MATLAB建模与仿真。

关键词：时间数字转换器高分辨率大测量范围码密度测试 TDC芯片测试

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