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电源门控电路的老化特性分析与抗老化技术研究

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电源门控电路的老化特性分析与抗老化技术研究

作者：袁野合肥工业大学

学位级别：硕士

在当前的集成电路设计中,利用电源门控技术来降低静态功耗已成为一种趋势。随着特征尺寸的不断缩小,集成电路的可靠性问题越来越严重,由偏置温度不稳定性(Bias Temperature Instability, BTI)引起的电路老化成为威胁集成电路可靠性的重... 详细信息

在当前的集成电路设计中,利用电源门控技术来降低静态功耗已成为一种趋势。随着特征尺寸的不断缩小,集成电路的可靠性问题越来越严重,由偏置温度不稳定性(Bias Temperature Instability, BTI)引起的电路老化成为威胁集成电路可靠性的重要因素。当电源门控电路处于正常工作模式时,休眠管会受到严重的BTI效应影响,导致电源门控电路的性能损失加重,并最终引起电路失效。现有的电源门控电路老化特性分析,并没有考虑老化效应与性能损失之间的关系,缺少电路老化后的性能损失模型。本文综合考虑休眠管与逻辑网络的BTI效应对电源门控电路的影响,建立由BTI效应导致的电源门控电路性能损失模型,并且通过分析两种不同类型(Header型与Footer型)的电源门控电路,得出两者的模型一致。结果表明,HSPICE仿真得到的电源门控电路使用寿命与老化性能损失模型的计算值变化趋势相吻合。在Header型电路的抗老化研究中,当电路处于正常工作模式时,传统休眠管尺寸方法会使所有接通的休眠管都处于受压状态,造成抗老化设计过于悲观。本文通过分析Header型电路的老化特性,提出将休眠管进行分组,通过间断接通休眠管,等效于动态调节休眠管尺寸或导通电阻,使部分休眠管处于恢复期,从而减小由休眠管老化引起的Header型电路性能损失。利用HSPICE软件在45nm工艺库下的仿真结果表明,动态休眠管尺寸方法与传统休眠管尺寸方法相比,最高可以提升Header型电路29.99%的使用寿命。在Footer型电路的抗老化研究中,现有的休眠管受压控制法缺少对休眠管分组方法的研究,并且忽略休眠管的最小尺寸问题。为此本文提出了一种基于最小尺寸的休眠管分组方法,同时结合动态休眠管尺寸法与休眠管受压控制法,让休眠管以设定的频率轮流导通,当性能损失到达设定阈值后,再利用动态休眠管尺寸方法,逐步增大休眠管尺寸,进而改进休眠管的切换策略。利用HSPICE软件在32nnm高k材料工艺库下的仿真结果表明,与现有的休眠管切换策略相比,改进的休眠管切换策略可以平均增加Footer型电路8.8%的使用寿命。

关键词：偏置温度不稳定性电源门控休眠管性能损失动态尺寸受压控制

基于单周期逐级开通电源门控的低功耗乘法器研究

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基于单周期逐级开通电源门控的低功耗乘法器研究

作者：海洋西安理工大学

学位级别：硕士

随着物联网和可穿戴式设备等应用的兴起,功耗逐渐成为集成电路设计者必须考虑的重要因素。乘法器作为微处理器和数字信号处理器中的核心部件,广泛应用于物联网和植入式生物芯片等极低功耗领域,因此对乘法器进行低功耗设计有着重要的理... 详细信息

随着物联网和可穿戴式设备等应用的兴起,功耗逐渐成为集成电路设计者必须考虑的重要因素。乘法器作为微处理器和数字信号处理器中的核心部件,广泛应用于物联网和植入式生物芯片等极低功耗领域,因此对乘法器进行低功耗设计有着重要的理论意义和应用价值。本文针对物联网和植入式生物芯片的低功耗应用需求,采用基-16 Booth编码算法和电源门控技术,设计实现了一种低功耗电源门控基-16 Booth乘法器。首先分析了竞争冒险现象在不同规模、不同频率和不同工艺条件下对乘法器功耗的影响,其次设计了基-16Booth乘法器各个模块的硬件结构和Unified Power Format功能描述,将乘数高倍产生电路、Booth编码电路与求和电路设计为单独的电压域,采用电源门控技术通过在一个工作周期内按顺序逐级开通各模块的方式来阻断竞争冒险的传递,进而降低乘法器的功耗。在进行硬件设计时,尽可能地复用乘数的高倍值,并采用位拼接的方式减少电路的面积开销,最终在UMC110nm低功耗工艺下对乘法器进行了逻辑综合。为验证本文所设计乘法器的功耗降低情况,使用Python脚本语言整合Cadence公司的模拟电路仿真工具Ocean搭建了功耗仿真平台,验证了乘法器的逻辑正确性,通过仿真分别分析了电源门控基-16 Booth乘法器的静态功耗和动态功耗。分析结果表明,与现有的Design Ware库中无符号乘法器相比,本文提出的电源门控基-16 Booth乘法器在20MHz到100MHz的工作频率下功耗均有明显下降。在100MHz的工作频率下电路功耗下降23.94%,在20MHz的工作频率下电路功耗下降41.28%。。因此,该乘法器在低频工作条件下对竞争冒险功耗的降低效果更加显著,满足设计目标要求。

关键词：电源门控乘法器逐级开通 Booth编码

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一种1GHz多端口低功耗寄存器堆设计

计算机工程与科学 2015年第12期37卷 2222-2227页

作者：李娇王良华毕卓刘鹏上海大学微电子研究与开发中心上海200072 上海大学新型显示技术及应用集成教育部重点实验室上海200072 上海大学机电工程与自动化学院自动化系上海200072

超标量处理器中的寄存器堆通常采用多端口结构以支持宽发射,这种结构对寄存器堆的速度、功耗和面积提出了很大的挑战。设计了一个64*64bit多端口寄存器堆,该寄存器堆能够在同一个时钟周期内完成8次读操作和4次写操作,通过对传统单端读... 详细信息

超标量处理器中的寄存器堆通常采用多端口结构以支持宽发射,这种结构对寄存器堆的速度、功耗和面积提出了很大的挑战。设计了一个64*64bit多端口寄存器堆,该寄存器堆能够在同一个时钟周期内完成8次读操作和4次写操作,通过对传统单端读写结构的存储单元进行改进,提出了电源门控与位线悬空技术相结合的单端读写结构的存储单元,12个读写端口全部采用传输门以加快访问速度。采用PTM 90nm、65nm、45nm和32nm仿真模型,在Hspice上进行仿真,与传统单端读写结构相比较,所提出的方法能够显著提升寄存器堆的性能,其中写1操作延时降低超过32%,总功耗降低超过45%,而且存储单元的稳定性也得到明显改善。

关键词：寄存器堆单端结构电源门控位线悬空

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SoC低功耗多电压设计方法的研究进展

半导体技术 2015年第3期40卷 167-173,238页

作者：秋攀乔树山中国科学院微电子研究所北京100029

综述了片上系统(So C)低功耗多电压设计方法的研究进展。介绍了低功耗多电压设计方法的研究背景和国内外的研究现状。重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法。最... 详细信息

综述了片上系统(So C)低功耗多电压设计方法的研究进展。介绍了低功耗多电压设计方法的研究背景和国内外的研究现状。重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法。最后,对低功耗多电压设计方法未来的发展趋势进行了预测和分析,认为DVFS和AVS等新颖的低功耗设计方法将成为未来学术界和工业界研究的热点。

关键词：低功耗多电源电压电源门控动态电压频率缩减(DVFS) 自适应电压缩减(AVS)

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物联网节点SoC的功耗管理器设计

微电子学与计算机 2017年第10期34卷 1-4,10页

作者：黄泽林乔树山袁甲中国科学院微电子研究所北京100029 中国科学院大学北京100049

物联网对传感节点SoC的功耗要求很高,很多应用场景不需要芯片所有模块都一直处于工作状态,甚至大部分时间内只有极个别模块需要工作.基于这个特点,本文提出了一种功耗管理器的设计,通过时钟管理和电源管理实现了多工作模式,以最精简的... 详细信息

物联网对传感节点SoC的功耗要求很高,很多应用场景不需要芯片所有模块都一直处于工作状态,甚至大部分时间内只有极个别模块需要工作.基于这个特点,本文提出了一种功耗管理器的设计,通过时钟管理和电源管理实现了多工作模式,以最精简的逻辑应对多种工作场景.功耗管理器支持工作模式、睡眠模式和深度睡眠模式,用SMIC 130nm综合,1.08V电压下工作频率为32kHz时,电流仅为0.47μA.

关键词：低功耗时钟门控电源门控电压域划分

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深亚微米标准单元库设计与优化

深亚微米标准单元库设计与优化

作者：宁涉洋西安电子科技大学

学位级别：硕士

标准单元库作为数字电路设计的基础,其性能的改善对整体电路性能的提高有着十分重要的作用。在深亚微米工艺下,特别是在130nm以下制程中随着制造中效应的引入,我们不得不对在电路设计和版图中对此加以考虑;随着对电路功耗越来越高的要求... 详细信息

标准单元库作为数字电路设计的基础,其性能的改善对整体电路性能的提高有着十分重要的作用。在深亚微米工艺下,特别是在130nm以下制程中随着制造中效应的引入,我们不得不对在电路设计和版图中对此加以考虑;随着对电路功耗越来越高的要求,在数字电路设计中引入了多阈值电压技术和电源门控（Power Gating）技术。以上这些都对标准单元库的设计和优化产生了重要影响。本文以中芯国际深亚微米标准单元库为基础,首先对标准单元库的组成进行了简要介绍;本篇论文对标准单元库优化的多个领域,包括传统上的多阈值电压标准单元库,尺寸比例优化、P管、N管宽度比例优化,以及对于深亚微米工艺下影响标准单元性能的如STI、WPE效应等进行了分析。对于在深亚微米时代,电路愈加复杂,电路功耗管理的要求越来越高的趋势,本文在最后一章,重点对现今业界较为流行和新颖的Power Gating技术进行了分析,对其关键单元提出了优化方法,使得在版图面积,功耗和制造成本上给使用者更多选择和均衡的空间。以上优化均通过了SPICE仿真,或者流片测试进行了验证。通过本论文的介绍希望能够抛砖引玉,在综合论述分析标准单元库各个方向上优化方法的基础上,对标准单元库设计者和使用者提供一些有益的参考。

关键词：标准单元电源门控深亚微米优化

OPENRISC SOC低功耗物理设计及验证研究

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OPENRISC SOC低功耗物理设计及验证研究

作者：刘鑫西安理工大学

学位级别：硕士

目前,随着硅基集成电路特征尺寸不断缩小,复杂SOC系统的工作频率和集成度不断提高,芯片功耗随着工作频率和晶体管数量增加而亟增,同时静态功耗随着阈值电压不断降低而呈指数上升,功耗带来的设计挑战逐渐突出。因此,SOC低功耗技术在芯片... 详细信息

目前,随着硅基集成电路特征尺寸不断缩小,复杂SOC系统的工作频率和集成度不断提高,芯片功耗随着工作频率和晶体管数量增加而亟增,同时静态功耗随着阈值电压不断降低而呈指数上升,功耗带来的设计挑战逐渐突出。因此,SOC低功耗技术在芯片设计方面需要进一步研究,其中物理设计的完成质量直接影响着芯片的性能,需要对低功耗技术的物理设计及验证进行研究。本文通过CMOS电路的功耗来源分析,确定功耗影响因素,进一步分析物理设计中的关键低功耗技术,并应用于OPENRISC SOC项目芯片设计,基于TSMC 65nm CMOS工艺,目标工作频率300MHz,目标总功耗100mW,面积尽量最优化。首先,基于多阈值电压技术优化,初步综合并分析OPENRISC SOC设计的时序需求和功耗需求。设计频率可以达到300MHz目标工作频率,但设计功耗超过100mW目标功耗,需采用更有效的低功耗技术。为此,结合项目前端设计完成的应用程序对OPENRISC SOC中处理器和外设调度的运算需求分析,在物理设计阶段提出三种工作模式,各模式采用不同的电源管理策略。其次,采用统一电源格式(UPF)实现OPENRISC SOC低功耗策略,完成系统低功耗综合,生成包含低功耗策略相关逻辑的系统电路。完成OPENRISC SOC多电压域和电源门控低功耗物理设计及实现,时序分析满足目标工作频率。完成静态功能验证及低功耗逻辑等价性验证。最后,完成低功耗物理设计的电源网络完整性分析,完成系统功耗分析。本文的低功耗物理设计在复杂任务模式下总功耗为98mW,简单任务模式下总功耗为82.9mW,空置任务模式下总功耗为77.4mW,相对于传统物理设计的功耗138mW,分别降低了28.98%、39.92%和43.91%。因此,在满足目标工作频率的前提下,该低功耗策略及物理设计满足OPENRISC SOC芯片设计的目标功耗要求。

关键词：低功耗物理设计多电压域电源门控静态功能验证

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基于北桥子系统模块的低功耗设计与验证

基于北桥子系统模块的低功耗设计与验证

作者：焦榆桓西安电子科技大学

学位级别：硕士

随着集成电路产业的蓬勃发展,小到LED灯大到手机芯片、CPU芯片,集成电路正在推动着科技的发展,提高了人们的生活水平,成为人们生活中不可或缺的重要组成部分。同时,随着人们对于微处理器设备要求的提高,使得CPU芯片的集成度和复杂度也... 详细信息

随着集成电路产业的蓬勃发展,小到LED灯大到手机芯片、CPU芯片,集成电路正在推动着科技的发展,提高了人们的生活水平,成为人们生活中不可或缺的重要组成部分。同时,随着人们对于微处理器设备要求的提高,使得CPU芯片的集成度和复杂度也越来越高,功耗问题也成为了制约CPU芯片性能的关键因素。因此,低功耗技术的研究对于CPU芯片的发展至关重要。本研究主要基于CPU的北桥子系统模块,提出了两种有效的低功耗方案。北桥子系统的输入/输出集线器(Input Output Hub,IO-HUB)模块作为高性能的I/O互连模块,主要用于CPU与下游系统客户端的通信。为了能够降低IO-HUB模块的功耗,本文主要对以下内容进行了研究:(1)提出了基于IO-HUB的电源门控设计。在IO-HUB模块处于空闲状态时,采用集成电源门控、保持触发器以及时序逻辑控制模块的设计,减少模块内部产生的不必要的功耗。首先设计了PGFSM(Power Gating Finite-state Machine,PGFSM)用于控制IO-HUB模块ONOFF域电源的关断,使用LiveSlave-FF代替普通寄存器电路,不需要额外的控制信号引脚,且面积上更加接近普通寄存器,缩短了唤醒时间。设计了时序逻辑控制模块控制连接到ONOFF域模块的上下电信号、时钟信号等关键信号的逻辑关系,最后通过UPF定义电源域、保持寄存器以及隔离单元等。(2)提出了对IO-HUB模块在特定场景下的功耗优化设计方案。当北桥所有的IP长期处于空闲状态时,控制IO-HUB模块进入断电模式,切断模块的电源,进一步降低北桥的功耗。通过设计控制电源关断的各个模块以及握手协议,实现了IO-HUB模块的断电控制以及断电重启后对寄存器值的保存与恢复。(3)基于UVM验证方法学搭建了验证平台,提取验证功能点,制定验证计划,完成了对低功耗设计功能的验证。使用UPF文件和Power-Aware低功耗模拟验证平台,对隔离单元的插入、电源域的划分等进行了仿真,验证了电源门控电路的正确性。最后,采用Power Artist低功耗仿真分析工具,主要对优化后的电路进行了功耗仿真,与优化前相比北桥IO-HUB模块的动态功耗降低了19.36%,静态功耗降低了约26.96%,整体的总功耗降低了约23.56%。综上所述,本文采用的低功耗优化方法,有效降低了北桥子系统模块的功耗并优化了模块的性能,对于低功耗设计的应用具有重要意义。

关键词：低功耗电源门控 Live-Slave-FF IO-HUB UVM验证

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基于一种微控制器的低功耗设计及实现

基于一种微控制器的低功耗设计及实现

作者：宋云雷辽宁大学

学位级别：硕士

随着集成电路制造工艺节点的不断推进,片上集成度持续提高。当集成电路工艺制程进入到深亚微米节点后,一颗芯片上可集成上亿个门级逻辑单元,这带来了功耗密度和总功耗增加的问题。芯片功耗增加会导致产品的可靠性降低、封装散热成本增大... 详细信息

随着集成电路制造工艺节点的不断推进,片上集成度持续提高。当集成电路工艺制程进入到深亚微米节点后,一颗芯片上可集成上亿个门级逻辑单元,这带来了功耗密度和总功耗增加的问题。芯片功耗增加会导致产品的可靠性降低、封装散热成本增大,也会使得电池供电的便携设备使用寿命降低。在集成电路设计中,功耗成为与面积、性能并列的三大因素之一。随着电子产品的应用越来越广泛,可实现的功能越来越多,电子产品的总耗能随之不断攀升。因此,集成电路的低功耗设计具有必要的研究价值和实际意义。本论文介绍了低功耗技术的研究背景、意义,以及低功耗技术研究现状。通过对CMOS集成电路的功耗来源进行分析,以此得出降低功耗的基本途径。通过对常用低功耗设计技术进行研究,以选择适合于特定应用的低功耗设计方案。本论文针对一个具体MCU项目,分别采用了两种技术方案以降低芯片的动态功耗和静态功耗。基于门控时钟技术设计出便于移植的时钟复位管理模块CRCTRL,能够有效降低模块的动态功耗。该模块不仅适用于本论文中的MCU系统,还可以在不做较大修改的情况下,移植到其他以Cortex-M为内核的系统架构中。采用基于UPF实现的多电压供电和电源门控技术,设计出适合于MCU系统的电源管理方案,该方案能够实现对指定电源域的上电和掉电控制,从而显著降低局部模块或整个MCU系统的总功耗。在两种技术方案中,由于分别增加了时钟复位控制模块CRCTRL(第一种方案)、电源管理控制模块spiwctrl和PMU33及与电源管理相关的特殊模块(第二种方案),因此增加了MCU芯片的面积。采用CRCTRL模块实现的MCU芯片在面积增加4.7%的前提下,SPI模块的动态功耗下降了5.4%;该方案适用于对待机时间要求较短的应用场景。采用基于UPF的电源管理方案实现的MCU芯片,在面积增加9.7%的情况下,系统的静态功耗可降低高达25%,总功耗可降低高达99%;该方案适用于MCU系统待机时间较长时的应用场景,因为MCU系统工作模式的切换会耗费更长的时间。在集成电路的低功耗设计过程中,具体采用哪种低功耗技术需要结合芯片的应用场景、性能需求、面积和功耗限制等条件综合考虑,选择合适的低功耗技术。

关键词：低功耗门控时钟多电压供电电源门控