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电力牵引传动系统微秒级硬件在环实时仿真

电工技术学报 2016年第8期31卷 189-198页

作者：郝琦葛兴来宋文胜冯晓云西南交通大学电气工程学院成都610031

为满足电力牵引传动系统高速实时仿真的需求,分析了交直交牵引传动系统的结构及其原理,建立了现场可编程门阵列硬件在环(HIL)仿真模型,其中包含单相脉冲整流器、中间直流回路、三相两电平逆变器以及异步电机四部分。对于含有开关器件的... 详细信息

为满足电力牵引传动系统高速实时仿真的需求,分析了交直交牵引传动系统的结构及其原理,建立了现场可编程门阵列硬件在环(HIL)仿真模型,其中包含单相脉冲整流器、中间直流回路、三相两电平逆变器以及异步电机四部分。对于含有开关器件的结构——逆变器和整流器,分别推导出它们不同状态下各自开关函数的逻辑表达式,考虑了变流器电流过零点时的换流情况。采用状态方程及矩阵方程分别对变流器以及异步电机进行建模,并将数学模型集成在FPGA中加以实现,在RT-LAB实时仿真器上进行HIL仿真,验证了仿真平台的正确性。由于采用FPGA模拟牵引传动系统,充分发挥了其善于并行计算的特性,大幅缩短了仿真的步长,突破了中央处理器速度限制,实现了微秒级系统模型实时仿真,提高了HIL仿真系统的响应速度以及准确度。

关键词：现场可编程逻辑阵列微秒级硬件在环电力牵引传动系统实时仿真交直交

离散周期对伺服系统用全数字硬件化锁相环的影响机理

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电工技术学报 2014年第9期29卷 153-160页

作者：刘亚静范瑜北京交通大学电气工程学院北京100044

基于FPGA/ASIC的全数字硬件化方案具有纯硬件性、高度并行性及全定制性等优点,是一种高速高性能的基于锁相环的磁编码器轴角转换单元设计方案。然而它却面临内部参数域确定及字长选取等问题,而上述问题与离散周期存在着紧密的联系。本... 详细信息

基于FPGA/ASIC的全数字硬件化方案具有纯硬件性、高度并行性及全定制性等优点,是一种高速高性能的基于锁相环的磁编码器轴角转换单元设计方案。然而它却面临内部参数域确定及字长选取等问题,而上述问题与离散周期存在着紧密的联系。本文首先利用Delta算子对连续域的锁相环进行离散化,依据Delta域稳定性条件分析离散周期对锁相环的稳定性的影响机理,从而确定系数整数字长。然后通过建立误差源及误差传播路径L2范数模型,研究离散周期对改进结构锁相环的变量小数字长的影响规律,从而得到系统内部变量的小数字长设计的理论依据,最后的实验结果验证了分析的正确性。

关键词：锁相环全数字化硬件化伺服系统现场可编程逻辑阵列

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多码率RS码部分并行译码结构设计

北京航空航天大学学报 2010年第7期36卷 845-848,852页

作者：侯毅刘荣科赵岭北京航空航天大学电子信息工程学院北京100191

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的... 详细信息

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.

关键词：通信编码硬件 Reed-Solomon码多码率现场可编程逻辑阵列

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CCD图像传感器拖尾的研究

压电与声光 2004年第1期26卷 72-75页

作者：傅平重庆港宇高科技开发有限公司重庆400060

对帧转移型CCD的结构进行分析,研究了造成垂直拖尾的原因,找到解决问题的方法。在摄像机系统中运用数字处理技术,实时地降低了垂直拖尾对图像的影响。

关键词： CCD图像传感器垂直拖尾现场可编程逻辑阵列高速集成电路硬件描述语言

延迟驱动的FPGA高扇出信号线快速布线算法

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国防科技大学学报 2011年第6期33卷 61-65页

作者：陈迅张民选信息工程大学电子技术学院河南郑州450004 国防科技大学计算机学院湖南长沙410073

采用基本的延迟驱动Pathfinder布线器对FPGA高扇出信号进行布线,大部分时间会用于初始化寻路的优先级队列,而初始化工作主要是将已得到的布线树中的布线资源结点插入优先级队列。但是分析发现,并非所有被插入的资源结点对布线都是有帮... 详细信息

采用基本的延迟驱动Pathfinder布线器对FPGA高扇出信号进行布线,大部分时间会用于初始化寻路的优先级队列,而初始化工作主要是将已得到的布线树中的布线资源结点插入优先级队列。但是分析发现,并非所有被插入的资源结点对布线都是有帮助的。因此提出了一种基于树剪枝的优先级队列初始化算法,这种算法对已有的布线树中的资源点进行筛选后再插入优先级队列。实验结果显示该算法能够取得5.23倍的队列初始化时间加速,在不损失算法结果质量的情况下获得1.55倍的布线加速。

关键词：现场可编程逻辑阵列布线算法高扇出信号树剪枝延迟驱动

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用于深空粒子探测系统的自动标定装置研制

电子科技大学学报 2021年第1期50卷 30-35页

作者：孙志朋千奕孔洁杨海波佘乾顺赵红赟苏弘余玉洪唐述文张永杰方芳蒲天磊颜俊伟柯凌云中国科学院近代物理研究所兰州730000 中国科学院大学核科学与技术学院北京石景山区100049

该文研制了一种基于现场可编程逻辑阵列(FPGA)的自动标定装置,用于对深空粒子探测系统的自动校准和刻度。该标定装置主要包括标准脉冲产生单元、高速模数转换单元和控制与数据处理单元。其控制与数据处理单元基于FPGA实现,采用模块化的... 详细信息

该文研制了一种基于现场可编程逻辑阵列(FPGA)的自动标定装置,用于对深空粒子探测系统的自动校准和刻度。该标定装置主要包括标准脉冲产生单元、高速模数转换单元和控制与数据处理单元。其控制与数据处理单元基于FPGA实现,采用模块化的设计完成对外围电路控制及数据在线处理。通过各项实验验证,该装置可在复杂环境下实现对系统的基线稳定性、线性、能量分辨等特性的自动标定,具有高集成度、高可靠性、高自动化程度和灵活配置等特点,为深空探测器飞行中的在板标定和自动测试提供手段。

关键词：标定装置深空探测探测器系统现场可编程逻辑阵列

低资源消耗多边类型LDPC码译码器的FPGA实现

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应用科学学报 2010年第6期28卷 633-638页

作者：谢东福王琳陈平平厦门大学电子工程系福建厦门361008 厦门大学通信工程系福建厦门361008

以低资源消耗和低功耗应用为基础设计了多边类型低密度奇偶校验码译码器.该译码器采用缓存有效连通校验点计算单元与变量点计算单元.分析和实验表明,与传统的部分并行译码器结构相比,若校验矩阵不具有特殊结构,该译码器可以减少近50%的... 详细信息

以低资源消耗和低功耗应用为基础设计了多边类型低密度奇偶校验码译码器.该译码器采用缓存有效连通校验点计算单元与变量点计算单元.分析和实验表明,与传统的部分并行译码器结构相比,若校验矩阵不具有特殊结构,该译码器可以减少近50%的用于存储迭代信息的存储器;节约近90%的用于传输迭代信息的多路选择器;节省80%的变量点计算单元.

关键词：多边类型低密度奇偶校验码译码器缓存现场可编程逻辑阵列

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全数字硬件化锁相环参数分析与设计

电工技术学报 2015年第2期30卷 172-179页

作者：刘亚静范瑜北京交通大学电气工程学院北京100044

基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地... 详细信息

基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述。本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律。仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强。

关键词：锁相环全数字化硬件化现场可编程逻辑阵列

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频率直接数字合成器的一种存储优化方法研究

计算机研究与发展 2010年第5期47卷 956-961页

作者：张克环任小西李仁发凌纯清湖南大学计算机与通信学院长沙41008

直接数字频率合成(DDS)是一种先进的频率合成技术.正弦相位-振幅映射是DDS的核心部件之一.正弦查找表方案需要较多片上存储器资源,成本较高,因而,提出了一种基于相邻采样点振幅增量的改进方案.分析改进方案的资源开销,介绍其实现技术,并... 详细信息

直接数字频率合成(DDS)是一种先进的频率合成技术.正弦相位-振幅映射是DDS的核心部件之一.正弦查找表方案需要较多片上存储器资源,成本较高,因而,提出了一种基于相邻采样点振幅增量的改进方案.分析改进方案的资源开销,介绍其实现技术,并以FPGA为开发平台实现了改进方案.从功能、误差、最高工作频率、资源开销等方面对改进方案进行了评估.结果表明:改进方案以较小硬件资源额外开销为代价,节约了大量片上存储器资源,同时保证最高工作频率不变.

关键词：直接数字合成频率合成器存储器优化查找表现场可编程逻辑阵列