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一种基于智能蚁群算法的SOC芯核测试调度方法

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哈尔滨工程大学学报 2006年第B07期27卷 514-517页

作者：王冠军马光胜刘晓晓王茂励哈尔滨工程大学计算机科学与技术学院黑龙江哈尔滨150001 哈尔滨工程大学自动化学院黑龙江哈尔滨 150001

随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，... 详细信息

随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，考虑各种资源约束，动态地寻找最优调度方法，并且在调度过程中，动态的更新信息．与模拟退火算法相比较，该方法降低了测试时间，得到较好的效果．

关键词：片上系统智能蚁群测试访问机制测试资源调度测试资源优化

一款用于多媒体处理的异构多核系统芯片的可测试性设计

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中国科学：信息科学 2014年第10期44卷 1239-1252页

作者：刘辉聪孟海波李华伟邓家超李晓维计算机体系结构国家重点实验室中国科学院计算技术研究所北京100190 中国科学院大学计算机与控制学院北京100049

随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核... 详细信息

随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.

关键词：可测试性设计测试访问机制测试调度片上时钟控制单元存储器内建自测试

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基于CMGA的SoC测试多目标优化研究

微电子学与计算机 2016年第5期33卷 111-114页

作者：谈恩民琚兆学桂林电子科技大学电子工程与自动化学院广西桂林541004

针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC... 详细信息

针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC’02基准电路为验证对象,实验结果表明此算法的实用性和优越性.

关键词：混沌映射多目标遗传测试访问机制测试功耗

基于TAM分组策略的SoC测试多目标优化设计

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微电子学与计算机 2013年第10期30卷 69-72页

作者：谈恩民李清清桂林电子科技大学电子工程与自动化学院广西桂林541004

在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多... 详细信息

在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解.以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率.

关键词： SoC测试测试时间测试功耗测试访问机制多目标遗传算法

基于IEEE P1500芯核测试控制结构设计

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电子技术应用 2009年第8期35卷 100-103页

作者：潘鹏程蔡承宇温州医学院浙江温州325035 浙江工贸职业技术学院浙江温州325000

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以... 详细信息

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以及核间互连测试。同时该结构只需5根额外测试管脚。

关键词：片上系统测试环测试访问机制 IP核

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基于IP核的芯片级测试结构研究

半导体技术 2005年第9期30卷 43-45,49页

作者：颜学龙潘鹏程桂林电子工业学院电子工程系CAT研究室广西桂林541004

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化。

关键词：系统芯片测试环测试访问机制测试结构

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温度约束下SoC测试总线分配算法研究

微电子学 2014年第2期44卷 264-268页

作者：李小珉张超然海军工程大学电子工程学院武汉430033

研究了SoC测试外壳与测试访问机制的设计,在温度约束条件下,提出了改进的测试总线分配算法。算法中应用了温度叠加模型,并针对温度约束,在算法中加入压缩过程。在严格的温度限制下,该算法能够找到测试时间更短的测试结构。

关键词：测试访问机制温度约束温度叠加模型

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电力通信片上系统并行模拟测试结构研究

电信科学 2010年第S3期26卷 76-79页

作者：靳洋中国电力科学研究院北京100192

电力通信系统中广泛应用了数模混合片上系统SoC芯片。数模混合SoC高昂的测试成本成为制约其进一步应用的瓶颈。本文基于片上虚数字化的思想,提出了并行模拟结构设计,用数字ATE设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础... 详细信息

电力通信系统中广泛应用了数模混合片上系统SoC芯片。数模混合SoC高昂的测试成本成为制约其进一步应用的瓶颈。本文基于片上虚数字化的思想,提出了并行模拟结构设计,用数字ATE设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础上,本文提出了两种与模拟测试外壳组(WCS)相适应的测试访问机制(TAM),并对两种TAM的构建方法和适用性进行了分析。本文对SHATI设计进行了版图级实现,验证了其对不同频率测试激励的适应性,实验证明,试用SHATI设计对于测试结构面积开销的优化在90%以上。

关键词：电力通信数模混合片上系统测试成本测试访问机制

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基于SOC架构的可测试性设计策略的研究

基于SOC架构的可测试性设计策略的研究

作者：倪怡芳浙江大学

学位级别：硕士

SOC系统芯片的设计面临着诸多挑战，其中测试复用问题就是非常棘手的挑战之一，甚至已经称为SOC发展的瓶颈。因此在设计阶段考虑测试问题已经成为SOC设计的必经之路。本文从SOC的可测试性设计出发，主要研究了基于IP核的系统芯片SOC的... 详细信息

SOC系统芯片的设计面临着诸多挑战，其中测试复用问题就是非常棘手的挑战之一，甚至已经称为SOC发展的瓶颈。因此在设计阶段考虑测试问题已经成为SOC设计的必经之路。本文从SOC的可测试性设计出发，主要研究了基于IP核的系统芯片SOC的基本测试结构，并从对测试环，测试访问机制设计以及测试调度问题三个方面进行分析和研究。在SOC芯片中，IP核被嵌入到芯片中作为芯片的一部分，因而无法从芯片引脚直接访问到IP核的输入输出端口，必须要为IP核提供响应的测试访问通道。TAM机制就是在测试源和测试宿之间提供这样的通道;测试环则是提供一个IP和与TAM机制之间的界面，它可以提供多种操作模式;测试调度是一个确定SOC中各IP核测试开始与结束的时间过程使得整个SOC芯片测试时间开销最小化。本文详细介绍了IEEE P1500测试环的实现以及相关标准的作用。文中主要分析了当前应用最为广泛的采用基于测试总线的TAM策略的原理，并对各种测试访问机制的优缺点进行了分析。在此基础上提出了一种通过匹配扫描链工作频率与测试仪工作频率从而有效利用测试仪高频引脚的虚拟TAM结构，可以有效减少单个SOC测试时间，进而降低芯片的测试成本。这种虚拟TAM结构是通过添加串入并出以及并入串出寄存器有效增加用于测试内核的内部测试总线宽度以及提高测试的并行性，是以电路的硬件开销为代价换来的。在SOC芯片中嵌入的IP核数目越来越多的今天，采用了合理的TAM机制的同时，还需要进行TAM优化以及测试调度。TAM优化及测试调度是一个典型的NP完全问题，本文讨论了测试调度的整数线性规划模型以及矩形装箱算法，并给出了一种能对TAM宽度较大时有效得到测试调度结果的基于拉格朗日乘子法的测试调度算法，进一步优化TAM机制，尽可能减少SOC总测试时间，降低测试成本。

关键词： SOC测试结构测试访问机制测试时间