检索结果-南通市图书馆

基于外壳架构与测试访问机制的数字芯核可测试性设计

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微电子学与计算机 2012年第6期29卷 42-45,50页

作者：陈圣俭李广进高华装甲兵工程学院控制工程系北京100072

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测... 详细信息

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率.

关键词： IEEE Std1500 外壳可测试性测试访问机制 TAM控制器

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SOC测试访问机制

微计算机信息 2006年第1Z期22卷 117-119页

作者：王红邢建辉杨士元清华大学自动化系

以复用为基础,通过测试访问机制(TAM,TestAccessMechanism)实现对深嵌在SOC(SystemOnChip)内部的IP核(In鄄tellectualProperty,知识产权模块)的测试,是解决SOC测试的根本方法。本文将介绍现有的几类典型的测试访问机制:(1)直接测试访问,... 详细信息

以复用为基础,通过测试访问机制(TAM,TestAccessMechanism)实现对深嵌在SOC(SystemOnChip)内部的IP核(In鄄tellectualProperty,知识产权模块)的测试,是解决SOC测试的根本方法。本文将介绍现有的几类典型的测试访问机制:(1)直接测试访问,(2)基于总线的测试访问机制,(3)基于透明模型的访问机制等。分析它们的特点,探讨面临的主要问题。

关键词： SOC IP核测试访问机制复用

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基于遗传算法的测试访问机制最优化

微电子学与计算机 2007年第6期24卷 207-210页

作者：夏冰冯建华北京大学深圳研究生院信息工程学院广东深圳518055 北京大学微电子系北京100871

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说... 详细信息

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说明采用遗传算法对测试访问机制进行最优化处理的效果要好于ILP。

关键词：测试访问嵌入式核系统芯片测试访问机制遗传算法

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SOC测试访问机制与测试调度的研究与设计

SOC测试访问机制与测试调度的研究与设计

作者：杨光哈尔滨理工大学

学位级别：硕士

随着集成电路工艺的发展,以IP(Intellectual Property)核复用技术为支撑的片上系统SOC(System-On-Chip)技术正得到飞速发展。SOC测试就成为了其应用的主要的瓶颈。本文从SOC可测试性设计出发,针对多核SOC的基本测试结构,即从测试外壳,... 详细信息

随着集成电路工艺的发展,以IP(Intellectual Property)核复用技术为支撑的片上系统SOC(System-On-Chip)技术正得到飞速发展。SOC测试就成为了其应用的主要的瓶颈。本文从SOC可测试性设计出发,针对多核SOC的基本测试结构,即从测试外壳,测试访问机制设计以及测试调度问题三个方面进行分析和研究。当IP核被集成到SOC芯片后,原有可测的端口失去了原本的可控性和可观测性而无法进行测试,必须为嵌入到SOC中的IP核提供相应的测试访问路径。测试访问机制就是在测试源与测试沉之间提供这样的路径;IEEEstd1500配置的测试外壳为嵌入式IP核与测试访问机制之间建立了交互界面,它可提供多种操作模式;测试调度则决定了SOC中每个IP核的测试顺序及需要使用的测试资源SOC芯片的测试时间最小化。本文介绍了IEEEstd1500的测试外壳结构的实现过程。由于系统芯片的不同测试访问机制也有所不同,文中对各种测试访问机制和测试调度的优缺点进行了比较,详细介绍了当前应用较为广泛的基于测试总线的测试访问机制和基于遗传算法的测试调度。在此基础上提出了基于IEEEstd1500测试外壳与测试总线两级协同控制实现测试访问机制的功能。通过优化神经网络以解决SOC的测试调度问题。实现最小化SOC的测试时间。通过仿真和实际测试的结果来看,文中研究与设计的测试访问机制和测试调度算法为多核SOC测试提供了适宜的测试结构与设计方法,降低了SOC测试的难度和成本。

关键词： SOC测试结构测试访问机制测试调度神经网络

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面向众核处理器的可扩展测试访问机制

面向众核处理器的可扩展测试访问机制

第六届中国测试学术会议

作者：孔鲁宁胡瑜李晓维中国科学院计算机系统结构重点实验室中国科学院计算技术研究所中国科学院研究生院

随着芯片功能和性能的不断提高,众核和多核处理器的可测试性设计（DFT）也变得日益复杂.传统的可测试性设计方法将整个芯片作为一个模块,进行扫描设计和存储器内建自测试设计,难以保证众核处理器的测试质量和测试开发周期.模块化的可测... 详细信息

随着芯片功能和性能的不断提高,众核和多核处理器的可测试性设计（DFT）也变得日益复杂.传统的可测试性设计方法将整个芯片作为一个模块,进行扫描设计和存储器内建自测试设计,难以保证众核处理器的测试质量和测试开发周期.模块化的可测试性设计方法既能实现单个模块与周围其它模块之间的独立性,又能使设计具有可扩展、高可测试性、低功耗以及易实现的特性,是解决上述问题的有效途径.本文基于Godson-T 16核处理器,提出了一种可扩展的测试访问机制（TAM）设计方法.在本文提出的方法中,测试访问机制不但具有将测试数据传输到测试模块和将测试响应数据传输到芯片外部的功能,而且通过可扩展的共享输入输出式广播结构实现了数据压缩的功能.本文还提出了一种新颖的外壳（Wrapper）结构,不仅能够实现被测模块的独立测试和增加可测试性,而且还能保留原有模块的同构性,使设计更容易实现,通过增加少量的译码逻辑即可扩展到众核处理器.

关键词：测试访问机制外壳可扩展模块化全扫描众核

来源： cnki会议评论

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复用存储控制接口的高性能SoC测试结构

北京理工大学学报 2015年第5期35卷 500-505页

作者：娄冕肖建青张洵颖吴龙胜关刚强西安微电子技术研究所陕西西安710075 国防科技大学电子科学与工程学院湖南长沙410073

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构.通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需... 详细信息

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构.通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡.实验结果表明,引入的测试结构使得测试时间缩短68%,面积开销下降36.1%,同时有效降低了对原始芯片性能的影响.

关键词：存储接口测试访问机制片上总线测试环

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基于带宽匹配思想的SoC测试结构设计

仪器仪表学报 2012年第8期33卷 1819-1825页

作者：邓立宝乔立岩俞洋彭喜元哈尔滨工业大学自动化测试与控制系哈尔滨150080

IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip... 详细信息

IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip-ment,ATE)提供的某一频率,将测试数据通过测试结构依次施加到SoC内部的IP核,并获取测试响应传输到ATE中,以分析其功能正常与否。但是这种测试结构存在很多缺点,其中最主要的是未考虑测试设备提供的测试访问机制(test access mecha-nism,TAM)的宽度与SoC内各IP核的最佳测试带宽是否一致。对这一系列问题进行研究,提出一种基于带宽匹配思想的SoC测试结构设计方法,该方法主要通过一个带宽匹配转换模块,实现测试数据的宽度调整和施加频率的调整,在牺牲了芯片部分额外面积的前提下,很好地实现了测试带宽和测试频率的匹配,缩短了SoC的测试时间。最后将这种方法应用在ITC’02标准测试集上,实验结果验证了该方法的有效性。

关键词： IP核复用测试结构测试访问机制带宽匹配

一种3D堆叠集成电路中间绑定测试时间优化方案

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电子学报 2015年第2期43卷 393-398页

作者：常郝梁华国蒋翠云欧阳一鸣徐辉合肥工业大学计算机与信息学院安徽合肥230009 安徽财经大学计算机科学与技术系安徽蚌埠233030 合肥工业大学电子科学与应用物理学院安徽合肥230009 合肥工业大学数学学院安徽合肥230009

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考... 详细信息

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势.

关键词：三维堆叠集成电路中间绑定测试硅通孔测试访问机制整数线性规划

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SoC测试集成的研究环境构建

计算机辅助设计与图形学学报 2006年第7期18卷 988-993页

作者：吴超王红杨士元清华大学自动化系北京100084

构建了一个具有结构和功能信息的研究环境,供与SoC测试集成相关的研究使用.该环境是一个包含典型功能模块和可测性设计(design for test,DFT)方法的SoC电路,其结构化的特点使它能应用于测试接口的设计与优化、测试访问机制的设计与优化... 详细信息

构建了一个具有结构和功能信息的研究环境,供与SoC测试集成相关的研究使用.该环境是一个包含典型功能模块和可测性设计(design for test,DFT)方法的SoC电路,其结构化的特点使它能应用于测试接口的设计与优化、测试访问机制的设计与优化、测试调度、基于P1500标准的测试集成方案设计等众多研究领域.

关键词： SoC 测试集成测试访问机制 P1500