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计算机辅助设计与图形学学报 2012年第9期24卷 1241-1248页

作者：单书畅胡瑜李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院研究生院北京100049

末级缓存的性能已成为影响多核处理器整体性能的关键因素.基于多核处理器在处理并行程序时各处理器核访存行为的相似性,提出一种降低访存缺失率的数据预取方法.首先记录各处理器核的访存缺失历史;然后通过分析历史信息预测各处理器核之... 详细信息

末级缓存的性能已成为影响多核处理器整体性能的关键因素.基于多核处理器在处理并行程序时各处理器核访存行为的相似性,提出一种降低访存缺失率的数据预取方法.首先记录各处理器核的访存缺失历史;然后通过分析历史信息预测各处理器核之间末级缓存缺失的关联关系,采用数据预取的方式,在处理器核出现读缺失之前为其末级缓存提供数据块.实验结果表明,对于4核和16核处理器系统,该方法可以分别降低末级缓存缺失率9.8%和18.4%,提高性能4.0%与12.4%.

关键词：多核处理器末级缓存并行程序数据预取

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高性能末级缓存管理策略研究

高性能末级缓存管理策略研究

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作者：俞斌湖南大学

学位级别：硕士

随着技术的进步,微处理器与存储器之间的性能差距越来越大。为了减缓处理器与存储器之间的性能差距,片上缓存被广泛使用。缓存的工作基础是程序数据访问的局部性。然而,很多研究表明这些缓存在使用传统的缓存管理策略时,利用效率低下,... 详细信息

随着技术的进步,微处理器与存储器之间的性能差距越来越大。为了减缓处理器与存储器之间的性能差距,片上缓存被广泛使用。缓存的工作基础是程序数据访问的局部性。然而,很多研究表明这些缓存在使用传统的缓存管理策略时,利用效率低下,缓存中存储的块只有少部分在被最终替换出去之前会被再次访问。本文对缓存访问行为进行分析,提出了两种优化缓存性能的管理策略。近期很多研究提出在缓存缺失时,通过改变块的插入位置可以有效地提高缓存的性能。与传统的LRU替换策略不同,这些策略能更准确地预测缺失块未来的重用行为,从而大大降低那些只被访问一次的块带来的缓存污染。与此同时,这些插入策略间接地为具有良好局部性的块提供更多留在缓存中的机会。然而,它们执行相同的缓存命中提升策略,也就是在缓存命中时,将块提升到链的首部。如果一个块被访问少数次后就不再被访问,这种策略会降低缓存的性能。针对这个问题,本文提出了基于位置信息的提升策略来进一步改善缓存的性能。当缓存块被命中时,该策略将缓存块提升到当前位置与队首位置之间的一个合适位置上。这个合适的位置可以让缓存块在被淘汰出去以前有足够的时间接受下一次命中,同时在此块不会被再次命中的情况下,能让该块尽快被淘汰出去以减少缓存污染。基于位置信息的提升策略同时考虑了缓存块的访问频率(Frequency)和新近性(Recency)信息,实验表明,系统整体性能相对于目前最高效的重用距离预测策略要高0.74%。基于位置信息的缓存提升策略改进了缓存的性能,但它是静态的,不能自动适应程序运行时的变化。同时,由于被访问的块最终都要从链尾部被替换出去,当缓存中存在大量只被访问少数次的块时,缓存性能还有改善空间。针对这两个问题,本文提出了基于分组的缓存管理策略。我们将缓存块分为重用组和非重用组,通过学习,可以确定程序运行时缓存命中的块分布,并由此决定重用组和非重用组的缓存数量分配。这样,基于分组的缓存管理策略就可以动态地适应各不相同的程序以及同一程序运行的不同阶段。本文还通过计数器衰减以及抽样技术来降低策略的硬件开销。实验表明,相对于重用距离预测策略,该策略对系统整体性能提升5.35%。

关键词：末级缓存插入策略提升策略高性能缓存局部性原理

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基于CNFET的末级缓存设计与研究

基于CNFET的末级缓存设计与研究

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作者：李莉合肥工业大学

学位级别：硕士

存储墙问题是限制处理器性能提升的关键问题之一,末级缓存(Last Level Cache,LLC)作为片上系统中容量最大的缓存,是影响处理器性能的关键因素。近年来,COMS的摩尔定律不再延续,碳纳米管场效应晶体管(Carbon Nanotube Field Effect Trans... 详细信息

存储墙问题是限制处理器性能提升的关键问题之一,末级缓存(Last Level Cache,LLC)作为片上系统中容量最大的缓存,是影响处理器性能的关键因素。近年来,COMS的摩尔定律不再延续,碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)由于具有速度快、功耗低的特点,成为CMOS技术的理想替代者之一,它特别适合设计耗电的LLC。然而,目前CNFET的制造过程中存在着严重的工艺偏差(process variation,PV),给基于CNFET的LLC带来巨大的性能损失。为了使基于CNFET的LLC最大限度的发挥出它的潜在优势,本文针对基于CNFET的LLC中的工艺偏差问题提出了一整套完整的解决方案。首先,本文利用LLC的延迟的不对称相关性,对于两种典型的LLC布局(CNT生长方向平行于字线和平行于位线),分别提出了可变延迟的Set(VAS)的LLC和可变延迟的Way(VAW)的LLC。对于VAS LLC,进一步提出了静态页面映射策略,以确保将最常用的虚拟页映射到速度快的缓存区域。类似地,对于VAW缓存,提出了延迟感知的LRU替换策略。此替换策略可以将最近最常用的数据块移动到速度快的缓存区域中。实验结果表明,与传统的基于CNFET的LLC设计相比,本文提出的两种优化后的可变延迟的LLC的性能平均提高了39%并且能耗平均降低了10%。其次,本文针对基于CNFET的非一致性缓存(NUCA)也提出了解决PV问题的方案。对于静态的非一致性缓存(S-NUCA),提出了Bank感知的静态非一致性缓存(BA-SNUCA),它使S-NUCA的每个Bank都是一个可变延迟的缓存。实验结果显示与传统的S-NUCA相比,BA-SNUCA的片上系统的IPC平均增加了7.5%,功耗平均降低了6.8%。对于动态的非一致性缓存(D-NCUA),我们提出了延迟感知的迁移策略。它使经常访问的数据朝着延迟小的Bank迁移。实验结果表明,与传统的逐级晋升的迁移策略相比,具有延迟感知的迁移策略的D-NCUA的片上系统的IPC平均提高了5.9%,功耗平均降低了5.3%。

关键词： CNFET 末级缓存工艺偏差

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面向E级超算系统的众核片上存储层次研究

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计算机工程 2023年第12期49卷 10-24页

作者：方燕飞刘齐董恩铭李雁冰过锋王谛何王全漆锋滨国家并行计算机工程技术研究中心北京100190

当前众核已成为构建高性能计算(HPC)超级计算机的主流微处理器架构,为HPC领域E级超算提供强大的算力。随着众核处理器片上集成的运算核心数量不断增加,众多核心对存储资源竞争愈加激烈,“访存墙”问题越来越突出。众核片上存储层次是缓... 详细信息

当前众核已成为构建高性能计算(HPC)超级计算机的主流微处理器架构,为HPC领域E级超算提供强大的算力。随着众核处理器片上集成的运算核心数量不断增加,众多核心对存储资源竞争愈加激烈,“访存墙”问题越来越突出。众核片上存储层次是缓解“访存墙”问题并帮助HPC应用更好地发挥众核处理器的计算优势以提升实际应用性能的重要结构。众核片上存储层次的设计对众核片上系统性能、功耗和面积具有重要影响,是众核结构设计中的重要环节,也是业界的研究热点。由于众核芯片发展历史和片上微体系结构设计技术的不同,以及所面向的应用领域需求不同等原因,目前的HPC主流众核片上存储层次结构并不单一,但从横向比较和各处理器自身纵向发展趋势,以及从HPC与数据科学、机器学习不断融合发展带来的应用需求变化来看,SPM+Cache的混合结构最可能成为今后HPC E级超算系统众核处理器片上存储层次设计的主流选择。在面向E级计算的软件和算法层面,开展针对众核存储层次特点的设计与优化,可以帮助HPC应用更好地发挥众核处理器的计算优势,从而有效提升实际应用性能,因此面向众核片上存储层次特点的软件及算法设计与优化技术也是业界的研究热点之一。首先按照不同的组织方式将片上存储层次分为多级Cache结构、SPM结构和SPM+Cache混合结构,并总结分析3种结构的优缺点。然后分析国际主流GPU、同构众核、国产众核等面向主流E级超算系统的众核处理器片上存储层次设计现状与发展趋势。最后从众核LLC管理与缓存一致性协议、SPM空间管理与数据移动优化、SPM+Cache混合结构的全局视角优化等角度综述国际上的存储层次设计与优化相关软硬件技术的研究现状。在此基础上,从软硬件及算法设计等不同角度展望了片上存储层次的未来研究方向。

关键词： E级超算众核处理器存储层次高性能计算便签式存储器末级缓存

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众核处理器的访存优化及分析

众核处理器的访存优化及分析

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作者：刘丹国防科学技术大学

学位级别：硕士

长期以来,处理器和主存的性能分别按照不同的速度增长,达到一定的程度时,处理器的快速增长对系统性能的提升逐渐被慢速发展的主存所屏蔽,从而产生存储墙问题。存储墙问题严重制约着众核处理器系统性能的提升。为了解决存储墙问题,业界... 详细信息

长期以来,处理器和主存的性能分别按照不同的速度增长,达到一定的程度时,处理器的快速增长对系统性能的提升逐渐被慢速发展的主存所屏蔽,从而产生存储墙问题。存储墙问题严重制约着众核处理器系统性能的提升。为了解决存储墙问题,业界提出了很多方法技术,但是随着片上可集成核数越来越多,处理器的访存需求也越来越多,这些方法和技术在实际应用中都不同程度的遭遇到了瓶颈。因此急需一种新的技术解决众核处理器的存储墙问题。光互连因为具有高带宽、低延迟、空间分布灵活以及适合远距离传输等优点成为目前解决存储墙问题的最佳选择。本文在Gem5模拟器中搭建了64核的处理器系统,进行了基于片外光互连特性的访存实验,通过实验结果分析出片外光互连大大提升了处理器的片外访存效率,降低了由于片外访存带宽有限而产生的访存延迟。基于此项研究分析,本文提出,由于在众核处理器系统中,片上集成的末级缓存占用了大量芯片面积,增加了芯片集成复杂度和功耗消耗,当片外可以实现光互连之后,可以将片内集成的末级缓存移动到到片外,不仅可以保证访存效率跟末级缓存集成在片内的情况下相比不受影响甚至效率更高,而且减小了芯片面积,降低了芯片功耗和集成复杂度以及芯片制作成本,。本文设计了一种片内光互连网络——分段不定向光学环。这种互连网络可以在芯片内实现光互连,并且相对目前其他类型的光互连结构具有分段并行双向传输的特性,这些特性实现了更高的光互连效率,更是极大地节省了光学元件的使用,降低了功耗,是一种优化的光互连网络。在Gem5中进行调用使用,实验结果表明,分段不定向光学环提升了片内各个核之间的交互速度以及访存效率。

关键词：众核处理器存储墙光互连末级缓存分段不定向光学环

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