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基于130nm工艺的Uart IP数字后端设计

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集成电路通讯 2015年第1期33卷 13-17页

作者：胡宇航刘霞陈超王丽丽北方通用电子集团有限公司微电子部苏州215163

数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计，该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络，电压降仅为1．03％... 详细信息

数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计，该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络，电压降仅为1．03％，完成了对三级时钟树的综合设计，时钟树的全局偏差仅为0．06381纳秒，每个过程之后都对时序、拥塞、设计规则违反进行评估，以满足设计要求。

关键词： Uart 数字后端设计时钟树布局布线

基于Innovus的局部高密度布局规避方法

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电子与封装 2024年第1期24卷 40-44页

作者：李应利王淑芬中国电子科技集团公司第五十八研究所江苏无锡214035

标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序... 详细信息

标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序优化的同时降低了动态IR Drop。结果表明,在PreCTS阶段设置setPlaceMode-place_global_max_density value对于后续时序优化效果更好,且动态IR Drop降低8.85%。

关键词：数字后端设计 Innovus 局部高密度标准单元时序优化

一款40 nm芯片的数字后端功耗优化技术研究与实现

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一款40 nm芯片的数字后端功耗优化技术研究与实现

作者：陈鹏浙江大学

学位级别：硕士

随着集成电路制造工艺的进步与算力需求的提升,单位面积内集成的晶体管数量日益增加,电路高速运转产生的巨大功耗已经成为限制芯片应用的主要难题。低功耗设计是当前集成电路面临的巨大挑战,本文从数字后端设计的层次出发,研究相应的功... 详细信息

随着集成电路制造工艺的进步与算力需求的提升,单位面积内集成的晶体管数量日益增加,电路高速运转产生的巨大功耗已经成为限制芯片应用的主要难题。低功耗设计是当前集成电路面临的巨大挑战,本文从数字后端设计的层次出发,研究相应的功耗优化技术,实现对某款40 nm芯片的功耗优化。本文提出了一种高效的多位寄存器聚类合并算法,嵌入到后端设计流程中,简化了时钟树结构,完成了该芯片中53.53%的寄存器合并,将绕线总长度优化了 20.16%,时钟网络功耗降低了 26.33%;接着提出了一种结合功耗权重和时序权重的信号线加权方法,优化了关键数据通路的负载电容,将芯片开关总功耗降低了 20.63%。最后,基于传统的数字后端流程提出了一套优化功耗的设计流程,完成了该芯片的数字版图设计,将该芯片的总功耗降低了 15.42%。本文主要创新点如下:1、结合物理位置信息和时序信息来识别单位寄存器的可合并区域,并在算法中加入调节因子,用于调整多位寄存器合并的范围与精度,使得合并过程可嵌入于数字后端设计不同的阶段。2、提出了一种基于寄存器边缘识别多位寄存器聚类群落的算法,相较于传统方法将计算的节点数降低了一倍,大大提高了算法的运算效率。3、提出了一种求解最优合并序列的高效算法,在满足功耗、时序、绕线资源的三重约束下,可快速求解出电路中最优的多位寄存器合并序列。4、提出了一种信号线加权方法,用功耗权重来量化信号线翻转率,用时序权重来量化信号线时序裕量,优化开关功耗的同时降低了对电路时序的影响。本论文的研究成果不仅适用于该40 nm芯片的功耗优化,对于用数字后端工具软件设计的芯片的功耗优化都具有应用价值和借鉴意义。

关键词：数字后端设计低功耗优化多位寄存器合并信号线加权

卫星定位基带信号捕获FFT模块的ASIC实现

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卫星定位基带信号捕获FFT模块的ASIC实现

作者：刘露山东大学

学位级别：硕士

快速傅里叶变换(Fast Fourier Transform,FFT)是离散傅里叶变换(Discrete Fourier Transform,DFT)的一种优化算法。FFT降低了 DFT的计算复杂度,当计算的点数逐渐增大时,这一优化效果体现地越明显。通用FFT模块一般都是基于FPGA内部的IP... 详细信息

快速傅里叶变换(Fast Fourier Transform,FFT)是离散傅里叶变换(Discrete Fourier Transform,DFT)的一种优化算法。FFT降低了 DFT的计算复杂度,当计算的点数逐渐增大时,这一优化效果体现地越明显。通用FFT模块一般都是基于FPGA内部的IP核。这种类型的FFT模块对于可计算的数据点数以及数据位宽都有固定的范围,而且它的输入端口以及输出端口都是固定的。这通常会带来内部配置资源浪费以及端口冗余等问题。IP核对于使用者来讲相当于一个黑盒,这限制了 FFT算法的定制化使用。当前面向的是卫星定位基带信号捕获的低功耗模块,因此需要尽可能减少其中FFT模块的冗余端口。同时,需要尽可能减少FFT模块占用的硬件资源,进一步实现低功耗的目的。基于以上两点,本文开展了卫星定位基带信号捕获FFT模块的ASIC实现的研究。本论文进行的设计,主要分为四部分:1)FFT算法的Verilog HDL代码设计;2)基于UMC55nm工艺的标准单元库设计;3)基于UMC55nm工艺的SRAM设计;4)FFT运算模块的物理实现以及2048点FFT的完整版图实现。首先根据卫星定位基带信号捕获模块的数据处理要求,为其定制相应点数的FFT处理模块。根据卫星定位的精度要求,合理设置输入数据宽度。根据前端代码要求定义FFT模块的输入端口与输出端口,最大化精简端口设置,以避免资源浪费。接着基于UMC55nm工艺,设计标准单元库。标准单元库中包含了基本的组合逻辑单元,如AND、NOR;时序逻辑单元,如DFF;驱动单元,如INV、BUFFER;物理填充单元,如FILLER。SRAM在本设计中主要用来存储中间计算数据以及最后的计算结果,它主要由存储单元与外围电路构成。存储单元采用的是“6管”结构,外围电路主要包括行译码器、列译码器、数据写入电路以及数据读出电路等。最后通过数字后端设计,把FFT运算模块映射到标准单元库,生成版图级的电路文件。之后在Virtuoso中实现FFT模块与SRAM的互连,形成一个完整的设计。将本文所设计的FFT运算模块与前端卫星定位代码进行联合调试,可获得正确的卫星解算数据。同时,本文设计的FFT模块明显降低了逻辑资源的占用。在后端的物理实现过程中,通过DRC与LVS保证了版图文件的可靠性以及与晶体管级电路图的一致性。这一设计实现了定制化FFT模块,减少了硬件资源占用,降低了功耗,具有一定的应用价值。

关键词： FFT 标准单元库 SRAM 数字后端设计

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闪存高速接口模块的后端物理设计

闪存高速接口模块的后端物理设计

作者：张英豪辽宁大学

学位级别：硕士

随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成为一项极具挑战性的工作。本课题来源于某企业项目,基于ONFI 4.2协议,完成了一款闪存高速接口模块的后端... 详细信息

随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成为一项极具挑战性的工作。本课题来源于某企业项目,基于ONFI 4.2协议,完成了一款闪存高速接口模块的后端物理设计。本设计包含IO单元,硬宏模块和标准单元。IO单元总共有108个,硬宏模块总共有60个,标准单元大约有30万门。使用innovus工具进行布局布线,完成了该模块的后端物理设计。论文的主要成果如下:（1）完成12nm闪存高速接口模块的布局布线:分别为布图规划,电源规划,标准单元布局,时钟树综合以及布线。在布图阶段,依据数据传输速度,封装要求,来确定108个IO单元的位置;依据时序收敛需求,来确定硬宏模块的位置;依据设计性和制造性要求,插入各种物理单元;依据模块的工作频率和绕线资源来设计电源网络。在布局阶段,先进行粗糙放置,然后利用扫描链重组优化标准单元的位置,最后对时序路径上的功耗和时序进行优化。在时钟树综合阶段,首先设置时钟树参数,性能指标,时钟树单元类型等,然后进行时钟树综合。在布线阶段,首先进行全局布线,然后进行轨道分配,最后优化绕线。（2）根据ONFI PHY的集成规则和设计要求修复数据路径时序偏移（special timing）。布图阶段提前放置关键路径上的标准单元。布局阶段通过设置最大最小延迟来约束数据路径的长度,满足延时的要求。时钟树综合阶段,在数据路径创建时钟信号,通过创建时钟树满足数据路径时钟偏移的要求。（3）进入ECO（Engineering Change Order）阶段修复剩余违例。除了修复数据路径时序偏移,常规的时序路径也需要在多模多角的工作条件下收敛。设计结果表明,基于ONFI 4.2协议的闪存高速接口模块,面积为1773.3μm x765.36μm,工作频率为600MHz,设计规则性检查,逻辑等价性检查,天线效应检查都签核验证,可以流片。通过对这个项目的研究,为深亚微米工艺节点下后端设计所遇到的难题,特别是为解决special timing的时序收敛问题,提供了一个可行性方案和技术思路。

关键词：数字后端设计闪存接口时序收敛数据路径时序偏移平衡

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基于后端流程的层次化物理设计方法的研究

电子测试 2022年第8期36卷 9-11页

作者：王洁茹宋庆文西安电子科技大学陕西西安710000

本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的... 详细信息

本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的各个阶段并实现最终的时序收敛。通过对两种物理设计方法的设计总耗时的比较,说明了层次化物理设计在缩短设计周期上有明显优势。

关键词：集成电路数字后端设计层次化物理设计展平式物理设计

基于EDAC算法的抗辐射SRAM存储器实现

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基于EDAC算法的抗辐射SRAM存储器实现

作者：郎洁山东大学

学位级别：硕士

静态随机存储器（SRAM）凭借其高集成度,低功耗及快存取速度等优点广泛应用于电子信息设备中。近年来随着航天事业的发展也被广泛用于航天设备,太空中急剧变化的辐射环境使SRAM发生单粒子效应、总剂量效应和位移毁坏效应等,对存储器产... 详细信息

静态随机存储器（SRAM）凭借其高集成度,低功耗及快存取速度等优点广泛应用于电子信息设备中。近年来随着航天事业的发展也被广泛用于航天设备,太空中急剧变化的辐射环境使SRAM发生单粒子效应、总剂量效应和位移毁坏效应等,对存储器产生不同程度的影响,严重影响SRAM的性能和寿命。航空环境中使用的SRAM存储器在保持优异的工作性能的同时还应具备更好的抗辐射性能。具有良好抗辐射性能的存储器应该具备:1)受到环境中带电粒子的冲击时,能够保持器件的稳定,数据在传输过程中不发生翻转;2)数据在传输过程中发生翻转,但是在输出前经过特定的纠错检错电路,可以将数据纠正。本次设计的目标是设计出一款存储容量为128*8bit具有抗辐射性能的SRAM存储器。本文首先介绍太空存在的辐射效应以及常用的加固措施;存储单元采用的是经典的六管结构,结合存储单元的基本工作原理对存储单元的噪声容限进行分析推导,选出合适的晶体管尺寸;之后以SRAM存储单元为核心,理论推导出最优的SRAM存储阵列宽长比,设计存储阵列;接着复杂外围电路的设计进一步优化SRAM的速度和信号完整性;然后基于EDAC算法的抗辐射设计使得SRAM具备了抗辐射功能;最后对每一个电路模块进行了版图绘制,并通过了 DRC、LVS分析。本文的设计重点有以下几个方面:1、选用系统结构层的加固方法来实现抗辐射翻转功能。使用EDAC检错纠错编码算法对SRAM进行加固。EDAC算法不但能实现“纠一检二”的作用,引用错误标志位大大简化了错误处理过程。对SRAM存储器进行功能测试,正确的仿真结果确保了 EDAC模块能实现相应的功能。并且结合EDAC模块的设计,介绍了数字集成电路的半定制设计流程。2、从设计难度和版图面积考虑,针对不同的设计模块选择不用的方法进行版图设计:存储阵列及外围电路的版图使用已经设计完成的标准单元在Virtuoso工具中进行手动绘制;抗辐射模块则利用Cadence的P＆R工具INNOVUS进行了版图的实现。项目中使用的工艺为台积电0.25um工艺,设计过程中使用了 Cadence厂商的EDA设计工具。本文最后在ADE环境中对SRAM进行电路级仿真。通过分析波形得出存储器的读操作延时:0.7ns,写操作延时为0.5ns。仿真实验表明该加固设计,具备抗辐射功能的SRAM能完成“纠一检二”的任务,达到抗辐射的效果。

关键词：抗辐射半定制设计 EDAC算法数字后端设计

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时域片上数字温度传感器的研究与设计

时域片上数字温度传感器的研究与设计

作者：储敬雅电子科技大学

学位级别：硕士

随着人们对健康防疫的重视程度不断提高,温度传感器的需求越来越大,产品种类越来越多样。集成温度传感器具有体积小、成本低等特点,受到当今市场的亲睐。作为集成温度传感器的一种,数字传感器因其功耗低、结构简单、集成度高、可靠性高... 详细信息

随着人们对健康防疫的重视程度不断提高,温度传感器的需求越来越大,产品种类越来越多样。集成温度传感器具有体积小、成本低等特点,受到当今市场的亲睐。作为集成温度传感器的一种,数字传感器因其功耗低、结构简单、集成度高、可靠性高,已成为该领域的研究热点之一。数字传感器通常利用延时单元与温度相关特性测量温度。采用不同结构的温度传感器,其性能也不尽相同。论文主要针对数字温度传感器,分析了常用的结构和类型,讨论了工艺、电源电压等非理想因素对传感器性能影响,介绍了常用的校正算法。由于基于环形振荡器的温度传感器结构简单、面积小等优点,本设计选用环形振荡器结构作为出发点设计温度传感器。在此基础上,论文提出了一种改进型双环形振荡器感温电路,采用工艺电阻和延时单元共同构成感温电路,相比于传统的感温电路,提高了感温电路与温度的线性关系。基于此,论文开展了数字温度传感器的电路设计,最后采用单点校正进一步降低数字温度传感器的误差。本设计采用40nmCMOS工艺完成数字温度传感器的模拟电路和数字电路设计,完成整个电路的版图设计并验证了方案的可行性。在定制方式上,本设计将采取全定制设计模拟电路以及半定制设计数字电路的方案,实现时采用混合两个设计的策略且验证方案的可行性。最终实现的版图面积为0.0201mm,电路功耗为104.45μW,精度为0.203°C,测量范围-40°C到120°C时误差为2.9°C。

关键词：感温电路单点校正数字温度传感器数字后端设计

兼容PIC16F62X指令集的8位MCU芯片XD1708的设计与实现

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兼容PIC16F62X指令集的8位MCU芯片XD1708的设计与实现

作者：李姣西安电子科技大学

学位级别：硕士

随着集成电路的快速发展,基于MCU的嵌入式应用广泛地活跃在生活中,如洗衣机、吹风机、玩具以及汽车等。MCU作为核心控制芯片,是集成电路不可或缺的部分。目前市场中大部分的MCU是基于第三方IP模块开发的,依赖性强,成本高,故自主研发MCU... 详细信息

随着集成电路的快速发展,基于MCU的嵌入式应用广泛地活跃在生活中,如洗衣机、吹风机、玩具以及汽车等。MCU作为核心控制芯片,是集成电路不可或缺的部分。目前市场中大部分的MCU是基于第三方IP模块开发的,依赖性强,成本高,故自主研发MCU,掌握核心技术是非常必要的。基于科研项目需要,本文设计了一款兼容PIC16F62X指令集的8位MCU芯片。本芯片采用哈佛架构,数据总线独立于程序总线,数据总线宽8位,程序总线宽14位。芯片兼容PIC16F62X指令集,包括35条指令,指令宽度固定为14位,译码结构简单,可有效降低电路的复杂度。本芯片的SLEEP指令可降低芯片的功耗。为实现MCU的实时控制能力,设计采用内外两类中断信号以及多种中断源,中断可唤醒睡眠。本设计带有8个GPIO口,可灵活地配置输入输出。为降低芯片的成本,本芯片的程序存储器与数据存储器为自主研发。程序存储器采用MROM实现,存储空间为14bits×8k。数据存储器采用SRAM实现,存储空间为8bits×336。芯片分为数字与模拟两部分。数字部分由内核与外设构成,采用自顶向下的设计方法,运用硬件描述语言Verilog进行模块的设计。设计使用Modelsim软件进行功能仿真,采用Mplab软件编写C程序并生成二进制程序。功能仿真正确后,使用Altera公司的CyclongⅣ搭建硬件验证电路完成验证,并借助Matlab分析数据。采用Design Compiler软件综合硬件描述语言电路。采用Encounter软件设计版图。模拟部分由存储、电源以及电平转换电路等构成。在Cadence virtuoso环境中,采用CMOS晶体管搭建可重复使用的基本功能单元,使用Hspice仿真模型进行功能仿真。仿真和验证结果表明,芯片可正常工作。本设计采用Magnachip 0.18μm 1.8V CMOS工艺实现并投片。测试分析表明,本设计的内核与MROM可正常工作。在后续的设计中,提高SRAM的稳定性,进一步降低芯片的功耗。本设计采用哈佛结构,可改进为多流水线指令执行结构,提升指令执行速度。当然,针对本设计开发良好的应用也是非常重要的。

关键词： MCU 指令存储 I2C 数字后端设计