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一种高能效的结构不对称指令缓存

计算机工程与科学 2017年第3期39卷 443-450页

作者：刘骁高红光陈芳园丁亚军江南计算技术研究所无锡江苏214083

在现代微处理器中,指令缓存的Tag读取、比较消耗了指令缓存较大比例的能耗。提出一种基于推断的低能耗指令缓存:不对称指令缓存。根据跳转指令比例低的特点,在该结构中区别处理跳转指令和顺序指令,使用和数据不完全对应的简化标记管理... 详细信息

在现代微处理器中,指令缓存的Tag读取、比较消耗了指令缓存较大比例的能耗。提出一种基于推断的低能耗指令缓存:不对称指令缓存。根据跳转指令比例低的特点,在该结构中区别处理跳转指令和顺序指令,使用和数据不完全对应的简化标记管理位。该结构采用了命中推断和变长指令取指两种创新技术,其中基于命中推断技术解决了指令缓存命中时Tag比较过多的问题;使用变长指令取指技术提高了顺序指令块的命中率。实验结果表明,对于选取的SPEC2006测试程序,不对称指令缓存结构较常规L1指令Cache取指能耗下降了40%~60%,比无标记指令缓存结构TH IC能耗降低了9%;取指ED2P方面,较常规L1指令Cache优化约50%,比TH IC结构优化约17%。

关键词：能耗指令缓存能耗性能积命中推断

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零级指令缓存研究综述

计算机工程与科学 2017年第3期39卷 405-412页

作者：张昆郝子宇郑方谢向辉数学工程与先进计算国家重点实验室江苏无锡214125

高效能是处理器设计的重要指标。由于指令部件在处理器芯片中开始占据越来越多的芯片面积,消耗了较多的芯片功耗,研究人员提出了零级指令缓存设计。零级指令缓存容量小、访问耗能低,与流水线紧密耦合、取指命中时可以门控流水线部分逻... 详细信息

高效能是处理器设计的重要指标。由于指令部件在处理器芯片中开始占据越来越多的芯片面积,消耗了较多的芯片功耗,研究人员提出了零级指令缓存设计。零级指令缓存容量小、访问耗能低,与流水线紧密耦合、取指命中时可以门控流水线部分逻辑。因此,零级指令缓存可以有效提高流水线指令部件的能效比。综述了现有的零级指令缓存的不同结构、各结构的发展与应用情况;展望了零级指令缓存设计的未来研究思路。

关键词：高效能零级缓存指令缓存微体系结构设计

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众核处理器的共享一级指令缓存研究

计算机工程与科学 2017年第5期39卷 834-840页

作者：张昆刘骁郑方谢向辉数学工程与先进计算国家重点实验室江苏无锡214125

众核处理器设计在芯片面积上受到了巨大挑战,如何将有限的芯片面积投入到运算能力中,是众核处理器体系结构研究的热点。聚焦众核处理器的指令缓存结构设计,研究通过在多核核心之间共享一级指令缓存,以获取指令系统及处理器流水线性能的... 详细信息

众核处理器设计在芯片面积上受到了巨大挑战,如何将有限的芯片面积投入到运算能力中,是众核处理器体系结构研究的热点。聚焦众核处理器的指令缓存结构设计,研究通过在多核核心之间共享一级指令缓存,以获取指令系统及处理器流水线性能的提升。给出了共享指令缓存的结构设计,对该结构进行了节拍级精确的性能模拟,并通过RTL级代码的综合得到了面积开销和时序指标。测试结果表明,共享指令缓存可以降低11%~27%的缓存脱靶率,提升4%~7%的流水线性能。

关键词：众核处理器指令缓存结构优化

支持NB-IOT终端低功耗模式的空口会话保持和指令缓存技术

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电子技术与软件工程 2020年第21期 28-30页

作者：朱明天翼物联科技有限公司江苏省南京市210006

本文将分别从网络和平台两个方面的架构优化和相应的参考实现,论述这两个技术要素对终端低功耗,同时也是对PSM的重要作用。NB-IOT技术被认为是物联网领域最有希望的窄带通信技术,提供了较传统2G蜂窝物联网连接更为领先的低功耗、海量接... 详细信息

本文将分别从网络和平台两个方面的架构优化和相应的参考实现,论述这两个技术要素对终端低功耗,同时也是对PSM的重要作用。NB-IOT技术被认为是物联网领域最有希望的窄带通信技术,提供了较传统2G蜂窝物联网连接更为领先的低功耗、海量接入的方案。其中低功耗技术对于60%的物联网小流量监控业务具有极其重要的作用。

关键词： NB-IOT 低功耗会话保持 NB-IOT终端指令缓存

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应用于MCU中低功耗指令Cache的设计

应用于MCU中低功耗指令Cache的设计

作者：戴瑞萍东南大学

学位级别：硕士

物联网的高速发展使得低功耗微控制器单元(Microcontroller unit,MCU)的需求不断增加。工作状态下MCU对存储器中指令和数据的频繁访存是MCU动态功耗的主要组成部分,采用指令缓存(Cache)可以有效减少MCU对指令存储器的访存,在提高MCU性... 详细信息

物联网的高速发展使得低功耗微控制器单元(Microcontroller unit,MCU)的需求不断增加。工作状态下MCU对存储器中指令和数据的频繁访存是MCU动态功耗的主要组成部分,采用指令缓存(Cache)可以有效减少MCU对指令存储器的访存,在提高MCU性能的同时有效降低存储器功耗。因此,在极低功耗微控制器单元(Ultra-Low Power Microcontroller unit,ULPMCU)中降低指令Cache功耗成为降低ULPMCU动态功耗的关键。传统指令缓存的访问方式存在冗余访问功耗,因此本文提出一种自定时串行访问方式,利用自定时电路和比较电路降低不命中路的Cache动态功耗并实现一个周期内完成命中时读操作。静态随机存取存储器(Static Random-Access Memory,SRAM)作为实现指令Cache的存储体,本文对其提出电路共享技术,通过每两片SRAM共用一片时序电路以及译码电路,可以节省11%的时序电路和译码电路的面积并降低33%的写功耗。此外,每片SRAM均采用字线分割技术,通过将阵列分为四块降低了四分之三的位线预充功耗。最终,基于上述低功耗关键技术,本文采用22nm工艺实现了容量为64KB两路组关联的低功耗指令Cache宏单元。针对不同负载场景,本文设计的Cache宏单元支持两种工作模式:(1)应用于高负载场景的并行访问模式;(2)应用于低负载场景的自定时串行访问模式。此外,采用电源门控技术降低静态功耗。指令Cache的仿真结果表明,与商用编译器生成SRAM组成的Cache宏单元进行指标对比,本文设计的指令Cache宏单元在自定时串行访问命中情况下读功耗降低了29%,在自定时串行访问不命中情况下读功耗降低53.3%,能量延时积降低了23%;在并行访问模式下能量延时积降低了11%;在关闭模式下,静态功耗降低了99.5%。

关键词：指令缓存静态随机存取存储器自定时串行访问电路共享低功耗

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一种缓存数据流信息的处理器前端设计

计算机研究与发展 2016年第6期53卷 1221-1237页

作者：刘炳涛王达叶笑春张浩范东睿张志敏中国科学院计算技术研究所北京100190 中国科学院大学北京100049

为了能够同时发掘程序的线程级并行性和指令级并行性,动态多核技术通过将数个小核重构为一个较强的虚拟核来适应程序多样的需求.通常这种虚拟核性能弱于占有等量芯片资源的原生核,一个重要的原因就是取指、译码和重命名等流水线的前端... 详细信息

为了能够同时发掘程序的线程级并行性和指令级并行性,动态多核技术通过将数个小核重构为一个较强的虚拟核来适应程序多样的需求.通常这种虚拟核性能弱于占有等量芯片资源的原生核,一个重要的原因就是取指、译码和重命名等流水线的前端各阶段具有串行处理的特征较难经重构后协同工作.为解决此问题,提出了新的前端结构——数据流缓存,并给出与之配合的向量重命名机制.数据流缓存利用程序的数据流局部性,存储并重用指令基本块内的数据依赖等信息.处理器核利用数据流缓存能更好地发掘程序的指令级并行性并降低分支预测错误的惩罚,而动态多核技术中的虚拟核通过使用数据流缓存旁路传统的流水线前端各阶段,其前端难协同工作的问题得以解决.对SPEC CPU2006中程序的实验证明了数据流缓存能够以有限代价覆盖大部分程序超过90%的动态指令,然后分析了添加数据流缓存对流水线性能的影响.实验证明,在前端宽度为4条指令、指令窗口容量为512的配置下,采用数据流缓存的虚拟核性能平均提升9.4%,某些程序性能提升高达28%.

关键词：处理器微结构指令缓存数据流指令重命名数据流局部性

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面向家庭网络的Java协处理器研究与开发

小型微型计算机系统 2006年第10期27卷 1966-1969页

作者：王芳于宇周晓方闵昊周电复旦大学专用集成电路与系统国家重点实验室上海200433

为解决纯软件的Java卡虚拟机(JCVM)在嵌入式系统中解释执行速度较慢、效率低的性能问题,软硬件协同方式设计面向家庭网络(Home Network)的Java协处理器,对部分JCVM指令使用硬件电路来加速执行.并且在硬件加速的过程中采用流水线结构、... 详细信息

为解决纯软件的Java卡虚拟机(JCVM)在嵌入式系统中解释执行速度较慢、效率低的性能问题,软硬件协同方式设计面向家庭网络(Home Network)的Java协处理器,对部分JCVM指令使用硬件电路来加速执行.并且在硬件加速的过程中采用流水线结构、环形指令缓存、指令折叠等方式来进一步提高电路速度.

关键词：专用集成电路设计 Java协处理器软硬件协同设计指令缓存指令折叠

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基于ARM存储结构的MP3程序性能优化

计算机应用与软件 2007年第9期24卷 74-76页

作者：李存马燕李晓勇白英彩上海交通大学信息安全工程学院上海200230

针对ARM存储系统的结构和MP3解码程序的特性,提出在S3C24A0上通过TLB,Cache和Write Buffer的有效使用,实现MP3解码程序性能优化,并且通过量化的比较得到一个可靠的结论。同时分析数据一致性问题,针对各种引起数据不一致的情况提出相应... 详细信息

针对ARM存储系统的结构和MP3解码程序的特性,提出在S3C24A0上通过TLB,Cache和Write Buffer的有效使用,实现MP3解码程序性能优化,并且通过量化的比较得到一个可靠的结论。同时分析数据一致性问题,针对各种引起数据不一致的情况提出相应的解决方案。

关键词：存储管理单元快表数据缓存指令缓存写缓冲区数据一致性

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MCU中低电压SRAM存储电路研究与实现

MCU中低电压SRAM存储电路研究与实现

作者：李晓敏东南大学

学位级别：硕士

随着物联网技术的快速发展,应用于物联网传感器节点的高能效微控制器单元的需求大幅增长,为了实现基于智能传感器节点应用的下一代物联网系统,低功耗高性能微控制器的开发成为关键。微控制器的能耗主要来自于片上存储器,其中便签存储器... 详细信息

随着物联网技术的快速发展,应用于物联网传感器节点的高能效微控制器单元的需求大幅增长,为了实现基于智能传感器节点应用的下一代物联网系统,低功耗高性能微控制器的开发成为关键。微控制器的能耗主要来自于片上存储器,其中便签存储器的静态漏电功耗和指令缓存的动态操作功耗分别占据微控制器系统在睡眠模式和工作模式下功耗的主要部分。因此,有效降低便签存储器和指令缓存的功耗成为微控制器低功耗设计的关键。针对便签存储器,首先,为提高其在低电压下工作的良率,本文采用了一种基于双电源供电策略的良率优化方案,使存储器在低电压下工作良率均达到6σ要求。其次,为降低便签存储器的静态漏电,本文研究了一种激进数据保持电压压缩方法,通过电源门控和数据保持电压压缩有效降低了存储器在睡眠模式和关闭模式的漏电功耗。为降低指令缓存动态功耗,首先,本文研究了一种读写检测型零级缓存方案,通过检测指令缓存工作状态来更新特定零级缓存块,并采用了数据缓存输出端锁存器组复用的方法,有效提高了零级缓存的命中率并降低了其面积开销。此外,根据微控制器系统要求,本文基于读写检测型零级缓存制定了并行访问指令缓存方案和串行访问指令缓存方案。最后,为进一步提高读检测零级缓存块的命中率,本文采用了高位宽型数据缓存方案。本文采用TSMC40nm ULP工艺分别实现了上述便签存储器（容量4KB）和指令缓存。便签存储器的芯片测试结果表明,本文设计的存储器最低工作电压为0.7V,在0.9V、TT工艺角、25℃下睡眠模式的静态漏电流为14n A,与同等容量的商用存储器相比降低了88.6%,因此本文提出的激进数据保持电压压缩方案有效降低了便签存储器在睡眠模式的漏电功耗。低电压指令缓存的后仿真结果表明,与传统缓存结构相比,本文所提出的基于读写检测型零级缓存的并行访问指令缓存和串行访问指令缓存方案的功耗收益分别为50.7%和71.7%,其延时功耗积分别降低了69%、75%。因此本文提出的读写检测型零级缓存方案有效降低了指令缓存动态功耗。

关键词：微控制器低功耗便签存储器指令缓存静态随机存取存储器