检索结果-南通市图书馆

在线全文

学校读者我要写书评

暂无评论

采用测试向量合并的多扫描链嫁接测试

应用科学学报 2011年第1期29卷 78-82页

作者：刘杰梁华国易茂祥合肥工业大学计算机与信息学院合肥230009 阜阳师范学院物理与电子科学学院安徽阜阳236041

多扫描链测试技术能有效减少测试用时和压缩测试数据,但该技术需要较多的数据输入通道,因而会导致测试成本增加.为了解决这种矛盾,一种多扫描链嫁接机制被提出.该方案错位产生基准向量,根据向量间的相容性合并扫描链的驱动端口.实验结... 详细信息

多扫描链测试技术能有效减少测试用时和压缩测试数据,但该技术需要较多的数据输入通道,因而会导致测试成本增加.为了解决这种矛盾,一种多扫描链嫁接机制被提出.该方案错位产生基准向量,根据向量间的相容性合并扫描链的驱动端口.实验结果表明,所提方案在保持多扫描链高速测试的同时既能减少测试数据输入通道,又可获得较高的测试数据压缩率.

关键词：编码压缩测试向量扫描链 LFSR 嫁接

在线全文

学校读者我要写书评

暂无评论

多链扫描可测性设计中扫描链的选取

电子学报 1997年第2期25卷 11-15页

作者：叶波韦和民郑增钰复旦大学专用集成电路与系统国家重点实验室

本文提出了多链扫描可测性设计中扫描链的构造方法．根据电路的规模、输人／输出管脚数及测试时间的要求确定扫描链个数，引人临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器．采用该方法，计算速度比传统方法显著提高，... 详细信息

本文提出了多链扫描可测性设计中扫描链的构造方法．根据电路的规模、输人／输出管脚数及测试时间的要求确定扫描链个数，引人临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器．采用该方法，计算速度比传统方法显著提高，同时节省了存储空间．

关键词： VLSI 多链扫描可测性设计扫描链

在线全文

学校读者我要写书评

暂无评论

减少数字集成电路测试时间的扫描链配置

仪器仪表学报 2005年第5期26卷 449-452,496页

作者：谢永乐王玉文陈光 电子科技大学自动化工程学院成都610054

研究了通过扫描链配置缩短数字集成电路测试时间问题。利用图论中的极大独立集来描述被测电路主输入的结构无关性。通过结构无关主输入共用扫描寄存器,以缩短扫描链长度进而减少扫描测试时间。提出了利用被测电路主输出可控性来分配一... 详细信息

研究了通过扫描链配置缩短数字集成电路测试时间问题。利用图论中的极大独立集来描述被测电路主输入的结构无关性。通过结构无关主输入共用扫描寄存器,以缩短扫描链长度进而减少扫描测试时间。提出了利用被测电路主输出可控性来分配一主输入至某一共用扫描寄存器的主输入组,直至形成一个极大组,这改进了利用被测电路测试集信息处理同样问题的方法[1]。还分析了在多输出有扇出电路中插入内置扫描单元,以增大结构无关输入的实现方法。对国际标准电路的实验证明了该方法是减少数字集成电路扫描测试时间的一条有效途径。

关键词：数字集成电路测试时间扫描链配置集成电路测试极大独立集时间问题信息处理扫描单元实验证明国际标准寄存器可控性测试集多输出大结构缩短内置

在线全文

学校读者我要写书评

暂无评论

部分扫描可测性设计中扫描链的构造

半导体技术 1997年第2期13卷 40-45页

作者：叶波郭辉郑增钰复旦大学专用集成电路与系统国家重点实验室

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证。模拟结果表明，选取２０％～４０％的触发器至扫描链，... 详细信息

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证。模拟结果表明，选取２０％～４０％的触发器至扫描链，用较少的测试向量，可达到很理想的故障覆盖率。

关键词：扫描设计扫描链多链扫描 VLSI

在线全文

学校读者我要写书评

暂无评论

部分扫描设计中扫描链的选取

复旦学报（自然科学版） 1995年第5期34卷 591-595页

作者：叶波胡军郑增钰复旦大学电子工程系

提出了部分扫描可测性设计中扫描链的选取方法．选取最小的触发器集至扫描链能打断电路中所有的反馈，同时使得电路成为流水线结构．采用组合电路的测试生成算法，理论上对于所有的非冗余故障可达到完全的故障覆盖率．

关键词：部分扫描可测性设计扫描链时序电路

在线全文

学校读者我要写书评

暂无评论

一种基于概率分析的扫描链动态功耗模型

微电子学与计算机 2004年第2期21卷 108-112页

作者：陈治国徐勇军李晓维电子科技大学物理电子学院中国科学院计算技术研究所北京100080 中国科学院计算技术研究所

文章通过对扫描测试期间扫描链跳变统计分析,建立了基于概率统计的扫描链功耗模型。该模型可以对扫描链的动态功耗进行快速准确的估计。在此基础上,依据扫描单元的置1概率重排扫描链能有效地降低扫描功耗。实验结果表明,这种方法是有效... 详细信息

文章通过对扫描测试期间扫描链跳变统计分析,建立了基于概率统计的扫描链功耗模型。该模型可以对扫描链的动态功耗进行快速准确的估计。在此基础上,依据扫描单元的置1概率重排扫描链能有效地降低扫描功耗。实验结果表明,这种方法是有效可行的。

关键词： CMOS电路概率分析扫描链动态功耗模型电路功耗静态功耗动态功耗

在线全文

学校读者我要写书评

暂无评论

基于扫描链的FPGA互连测试

基于扫描链的FPGA互连测试

作者：刘劲松复旦大学

学位级别：硕士

在这篇论文中,我们分析了SRAM-based的FPGA的结构特点,其中重点分析了互连结构和互连资源。另外,我们引入了DFT的概念,并分析了ASIC设计流程中,DFT所考虑的问题,这里包括故障模型,扫描链和全扫描测试。对于FPGA测试,我们首先根据FPGA测... 详细信息

在这篇论文中,我们分析了SRAM-based的FPGA的结构特点,其中重点分析了互连结构和互连资源。另外,我们引入了DFT的概念,并分析了ASIC设计流程中,DFT所考虑的问题,这里包括故障模型,扫描链和全扫描测试。对于FPGA测试,我们首先根据FPGA测试的环境,测试的对象,和测试方法将FPGA测试分成了不同的种类,并分析不同测试的特点。在本文中,我们将重点讨论FPGA中互连资源的测试。这里我们采用了基于扫描链的互连资源测试,同时引入Buffered-WUT的概念用以压缩测试CONFIG的数量。我们用TILE中的可编程资源构建扫描链,并根据GRM中的开关方向,将测试分为水平向测试,垂直向测试,左倾测试及右倾测试。我们的工作重点放在水平向测试。在具体工作中,首先将原始FPGA电路建模成gate-level网表,并对每个TILE进行单一化。然后,根据不同的测试CONFIG将单一化后的gate-level网表remodel成多个不同的网表。最后对每一个网表使用TurboScan工具进行扫描链提取和测试向量生成,并产生相应的testbench。在remodel之后的网表上进行扫描链和测试向量的仿真验证。扫描链提取结果表明在单一行TILE中,两条扫描链提取成功,每个扫描链上有95个扫描单元。ATPG结果表明,在CONFIG 1的配置下,7个测试向量的故障覆盖率为84.53%。这个结果说明,初边角处的开关,剩下的所有水平方向开关都可以在一个CONFIG下被测试。而剩余的25%的故障将在余下的2个测试CONFIG中被测试到。

关键词： FPGA 扫描链互连测试 remodel

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

基于SDSFF锁存器的扫描链安全电路设计

基于SDSFF锁存器的扫描链安全电路设计

作者：任传世西安电子科技大学

学位级别：硕士

随着半导体技术的不断发展,密码芯片被越来越多得应用到各种信息防护领域的场景中去。而对于密码芯片自身的安全性又和密钥息息相关。因此,研发防护密码芯片密钥的安全电路就是芯片安全的重要一环。可测性设计的引入对于芯片良品率有着... 详细信息

随着半导体技术的不断发展,密码芯片被越来越多得应用到各种信息防护领域的场景中去。而对于密码芯片自身的安全性又和密钥息息相关。因此,研发防护密码芯片密钥的安全电路就是芯片安全的重要一环。可测性设计的引入对于芯片良品率有着显著的提高。可以大大的提高芯片的可控制性和可观察性。但是攻击者也会通过扫描设计窥探密码芯片的内部逻辑并借此得到密钥。这种可测性设计就存在潜在的隐患。行业对基于扫描链的非侵入式防御技术需求日益紧迫。为了解决可测性引来的密码芯片安全性问题,本文以AES(Advanced Encryption Standard)密码芯片作为研究对象,分析了AES密码芯片的加密方式以及通过差分攻击获得AES芯片密钥的过程,然后通过对静态双反馈XOR扫描链安全防御缺陷的分析,设计了基于SDSFF(State Dependent Scan Flip-Flop)锁存器与PUF(Physical Unclonable Function)混合的XOR双反馈动态混淆安全扫描电路,包括动态混淆电路、PUF随机电路、认证电路、状态更新电路和控制电路。其中PUF随机电路通过NAND型锁存器(可以识别‘0’变‘1’输入信号差异)与NOR型锁存器(可以识别‘1’变‘0’输入信号差异)作为仲裁器比较两个D触发器之间输出延迟差异来构建PUF电路以输出随机数据。动态混淆电路的设计是在AES密码芯片扫描链上加入了二选一选择器,通过选择器动态地选择双反馈XOR电路、反相器或者上一个扫描触发器的输出来实现混淆数据的。选择器共有127个分别放在扫描单元之间。而这127个选择器的控制端口则是由PUF随机电路输出的127位随机数据与动态混淆电路中基于SDSFF锁存器的输出的127位数据以及127位认证电路移位链输出数据通过异或门连在一起共同控制。动态混淆电路的动态性来自基于SDSFF锁存器的输出,状态更新电路通过预设KEY值(本文的选择为‘011’)与扫描链电路上不同位置触发器输出状态进行匹配来控制锁存器的加载。一旦KEY值匹配成功,状态更新电路就控制127个锁存器加载扫描单元触发器的输出数据。而动态混淆电路的随机性来自PUF随机电路,PUF随机电路通过时钟触发不断地把随机数据传输给动态混淆电路。通过分析得出:动态混淆电路因为加入了动态性与随机性,可以让攻击者通过扫描链分析出密钥的可能性降低为((?2)),提升了安全性。本文又将LK锁与密钥的认证机制引入到安全扫描电路中,当需要对芯片进行测试时,先要进行测试认证。只有输入正确的测试认证密钥时,测试人员才可以正常的进行芯片测试,认证电路会输出一位控制信号来控制动态混淆电路中的选择器选择‘1’信号的输入,可以正常地进行芯片测试。当输入错误的测试认证密钥时,动态混淆电路会输出动态随机数据让攻击者无法通过分析得到有效信息。为了验证提出的方案的安全性和可测性。在AES密码芯片上进行了安全扫描链的插入,基于SDSFF和PUF生成扫描链测试电路和测试向量。本文设计的安全设计方案的开销占AES密码芯片电路的1.01%,可以防御模式切换攻击、测试模式攻击以及复位/置位攻击。

关键词：密码芯片扫描链动态混淆认证机制安全扫描设计物理不可克隆函数(PUF)

基于扫描链和ATPG的IP核可测性设计及测试优化研究

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

基于扫描链和ATPG的IP核可测性设计及测试优化研究

作者：宋殿伟西安电子科技大学

学位级别：硕士

随着集成电路的不断发展,芯片特征尺寸不断缩小,集成度越来越高,芯片内部出现的物理缺陷导致产品失效的问题日渐显著。因此,测试质量受到越来越多的关注,探索具有测试质量高、成本低的可测性测试方法具有重要意义。本文主要研究了一款... 详细信息

随着集成电路的不断发展,芯片特征尺寸不断缩小,集成度越来越高,芯片内部出现的物理缺陷导致产品失效的问题日渐显著。因此,测试质量受到越来越多的关注,探索具有测试质量高、成本低的可测性测试方法具有重要意义。本文主要研究了一款基于扫描链和自动测试向量生成(ATPG)的IP核的可测性设计,根据IP核电路的特点,实现了扫描测试架构和ATPG环境的搭建,验证了扫描电路的正确性和测试向量的有效性,并且重点对其ATPG结果进行分析,提出了一些测试优化方法,对其测试质量和测试成本进行优化。本文主要研究成果如下:(1)本文根据待测电路的特点设计了扫描测试架构。主要设计了提高子模块之间互连逻辑可控制性和可观测性的Wrapper结构;用少数扫描通道控制多条扫描链的扫描压缩结构;给不同测试模式提供所需要的时钟信号和时钟脉冲个数的功能的片上时钟(OCC)控制模块;对内部测试信号的配置的JTAG控制器。最后完成了扫描链的插入,验证扫描插入的正确性,搭建ATPG环境,完成在单固定型故障(SSAF)模型和跳变延时故障(TDF)模型下测试向量的生成,并验证了测试向量的有效性。(2)针对上述完成扫描插入的IP电路,本文提出了测试点插入、共享结构测试点插入、合并NCP、提高时序深度、调整压缩率和Cell-aware的优化测试方法来提高测试质量、降低测试成本,研究了使能低功耗逻辑对测试功耗的优化效果。(3)上述测试优化方法的实验结果表明,测试点插入方法能够在SSAF和TDF模型下分别提高1.36%和1.67%的测试覆盖率,降低10.28%和28.58%的测试时间;共享结构测试点插入方法在比无共享结构测试点插入方法节省电路面积和静态泄漏功耗的情况下,能够在SSAF和TDF模型下分别提高1.22%和1.53%的测试覆盖率,降低10.07%和25.99%的测试时间;合并NCP方法能够在SSAF和TDF模型下分别减少28.97%和23.83%的测试时间;提高时序深度方法可以在SSAF和TDF模型下分别提高0.48%和0.76%测试覆盖率;调整压缩率的方法能够在SSAF和TDF模型下分别减少7.46%和10.94%的测试时间;使能低功耗逻辑能够在SSAF和TDF模型下分别降低43.16%和38.05%的扫描移位峰值功耗,降低17.48%和16.15%的扫描捕获峰值功耗;Cell-aware方法学比传统ATPG方法覆盖到的故障更广泛,提高了测试质量,能够在SSAF模型下提高0.53%的测试覆盖率,并且通过了ATE机台测试。本文所提出和研究的测试优化方法的结果都满足测试目标,其对基于扫描电路的高质量测试工作有着一定的参考意义。

关键词：可测性设计测试点测试覆盖率扫描链自动测试向量生成