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10GHz扩频时钟发生器的设计

微电子学与计算机 2016年第10期33卷 63-67页

作者：胡帅帅周玉梅张锋中国科学院微电子研究所北京100029

扩频时钟是一种减少数字芯片电磁干扰的有效方法.它采用预设好的调制波形,在一定频率范围内对时钟信号进行频率调制.通过小数分频频率综合器和3阶ΔΣ调制器实现了一款10GHz扩频时钟发生器.通过改变多模分频器的分频比来实现扩频的功能... 详细信息

扩频时钟是一种减少数字芯片电磁干扰的有效方法.它采用预设好的调制波形,在一定频率范围内对时钟信号进行频率调制.通过小数分频频率综合器和3阶ΔΣ调制器实现了一款10GHz扩频时钟发生器.通过改变多模分频器的分频比来实现扩频的功能.此扩频时钟发生器包括一个传统的锁相环,一个数字3阶MASH 1-1-1ΔΣ调制器和一个波形产生器.扩频时钟发生器产生下扩频5 000×10^(-6)的中心频率为10GHz的信号,调制波形为三角波,调制频率为30.525kHz.本设计已经采用55nm CMOS工艺流片,在1.2V电源电压下的总功耗为20mW.峰值降落为29.3dB,1 MHz频偏处的相位噪声为-110dBc/Hz.

关键词：扩频时钟发生器锁相环电磁干扰 ΔΣ调制器

高速串行通信链路扩频时钟发生器关键技术研究

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高速串行通信链路扩频时钟发生器关键技术研究

作者：李方博上海交通大学

学位级别：硕士

为了满足人们日益增长的数据传输需求,高速串行通信（SerDes）以其成本低、抗干扰能力强等优势受到广泛关注。扩频时钟发生器是链路中重要的模块,其抖动对系统的误码率至关重要,尤其是使用有效抑制电磁干扰的扩频技术带来的额外抖动。... 详细信息

为了满足人们日益增长的数据传输需求,高速串行通信（SerDes）以其成本低、抗干扰能力强等优势受到广泛关注。扩频时钟发生器是链路中重要的模块,其抖动对系统的误码率至关重要,尤其是使用有效抑制电磁干扰的扩频技术带来的额外抖动。以高稳定性、高可靠性和低功耗、低抖动实现扩频时钟是高速SerDes中待解决的问题之一。本文首先介绍扩频时钟发生器的理论基础,环路分析中给出了SerDes中常见参数的解释及数学表达式。针对扩频时钟发生器的子模块,分别提出了噪声分析方法及削减方式,以及系统线性度补偿方案。此外,本文还详细推导了无线射频中常见的相位噪声、参考杂散等指标与有线通信中随机性抖动、确定性抖动数的映射关系。最后,针对扩频时钟发生器中常出现的三种待解决问题提出了关键技术方案,包含高可靠性的扩频调制技术、满足兼容性的频率拓展技术、压控振荡器温度自适应技术。为了验证技术方案的可行性,本课题在PCIe-Gen4.0物理层协议下实现全部电路设计及版图设计。采用GF FD-SOI 22nm工艺进行验证,本文设计的扩频时钟发生器能够在8GHz输出的情况下有效实现18.6dB频谱峰值衰减及0.75%调制深度,将随机性抖动和确定性抖动分别减小至286fS和278fS,核心功耗低至8.98mW,输出占空比为50±0.1%,带宽能够覆盖1.18-8.95MHz。

关键词：高速串行通信扩频时钟发生器振荡器低抖动温漂补偿

针对DDR3应用的800MHz低抖动扩频时钟发生器

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中国集成电路 2017年第3期26卷 45-50,55页

作者：陈宏铭史义顺游岳华智原科技上海200233

本文提出一种可编程扩频时钟发生器采用小数分频锁相环,扩频是以三角波通过ΣΔ调制器调制反馈分频器的方式实现。为了提高宽扩展比,采用一种技术保持三角波在ΣΔ调制器的输入范围内。使用的相位旋转技术由虚拟多相产生方法和相位补偿... 详细信息

本文提出一种可编程扩频时钟发生器采用小数分频锁相环,扩频是以三角波通过ΣΔ调制器调制反馈分频器的方式实现。为了提高宽扩展比,采用一种技术保持三角波在ΣΔ调制器的输入范围内。使用的相位旋转技术由虚拟多相产生方法和相位补偿方法组成。该技术能有效地补偿瞬时时序误差和量化误差。可编程的时钟频率200-800 MHz伴随中心和向下扩展(0~10%),RMS周期抖动在输出时钟在800 MHz是7 ps。测试芯片在40纳米CMOS制造技术提供了输出时钟800 MHz时有10%扩张率,在10%扩频比时峰值减少是30分贝。所提出的可编程扩频时钟发生器从1.1 V电源消耗5.181m W,设计仅占0.105 mm^2的面积。

关键词：低功耗扩频时钟发生器双倍资料速率3

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200 MHz可编程扩频时钟发生器

中国集成电路 2018年第12期27卷 60-63页

作者：崔隽石立志中国电子科技集团公司第五十四研究所河北石家庄050081

本文介绍了一种自主设计的可编程扩频时钟发生器。该扩频时钟发生器的输出频率为25-200MHz,基于Hershey Kiss波形调制,采用双sigma-delta调制器实现信号调制,可实现中心扩频和下扩频。测试样片采用130nm CMOS工艺制造,扩频后输出信号峰... 详细信息

本文介绍了一种自主设计的可编程扩频时钟发生器。该扩频时钟发生器的输出频率为25-200MHz,基于Hershey Kiss波形调制,采用双sigma-delta调制器实现信号调制,可实现中心扩频和下扩频。测试样片采用130nm CMOS工艺制造,扩频后输出信号峰值功率最多下降16.2dBmW。

关键词：扩频时钟发生器扩展频谱 HersheyKiss波形

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单芯片参考和扩频时钟发生器CY28442

国外电子元器件 2005年第2期 77-77页

赛普拉斯半导体公司宣布推出一种能够完全满足笔记本个人电脑的定时和电磁干扰(EMI)抑制要求的单芯片解决方案样品。赛普拉斯的CY28442集成了一个频率定时发生器和一个峰值抑制EMI解决方案(PREMISTM)扩频时钟发生器，符合英特尔公司针... 详细信息

赛普拉斯半导体公司宣布推出一种能够完全满足笔记本个人电脑的定时和电磁干扰(EMI)抑制要求的单芯片解决方案样品。赛普拉斯的CY28442集成了一个频率定时发生器和一个峰值抑制EMI解决方案(PREMISTM)扩频时钟发生器，符合英特尔公司针对其面向笔记本个人电脑的低功耗Alviso平台而制定的CK410m和CK-SSCD规范和定义。

关键词：单芯片参考扩频时钟发生器 CY28442 赛普拉斯半导体公司频率定时发生器

基于Hershey Kiss波形调制的时钟发生器设计

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基于Hershey Kiss波形调制的时钟发生器设计

作者：石立志电子科技大学

学位级别：硕士

在去年,美国以中兴通讯公司非法出口通信设备为由,禁止中兴与美国企业交易,因而无法采购主力通信设备和智能手机的关键芯片,造成整机设备和智能手机业务停产停售,中兴蒙受巨大损失。在此事件之后,芯片国产化替代进程再次迎来广泛关注。... 详细信息

在去年,美国以中兴通讯公司非法出口通信设备为由,禁止中兴与美国企业交易,因而无法采购主力通信设备和智能手机的关键芯片,造成整机设备和智能手机业务停产停售,中兴蒙受巨大损失。在此事件之后,芯片国产化替代进程再次迎来广泛关注。中国作为全球最大的半导体消费市场,在降低电磁干扰(EMI)方面对扩频时钟芯片的需求量也非常巨大。传统的方法是使用金属屏蔽盒以及RCL无源滤波器来实现降低EMI,但电路系统的复杂程度越来越高,该方法已经很难达到屏蔽的目的。而目前国内还没有低频段的扩频时钟系列产品,此类芯片国产化迫在眉睫。论文提出了一种Hershey Kiss波形调制的扩频时钟生成电路,其可有效降低EMI,它的工作原理是通过将输出时钟的信号能量展宽到一个窄带范围内,从时钟信号的源头减小电磁能量辐射。论文提出基于Hershey Kiss波形调制技术的原理为:利用三角波产生器和一阶Sigma-Delta调制器产生近似特殊斜率的Hershey Kiss波形。这种波形调制的优势,相对于三角波和正弦波调制出来的频谱平坦度更好,平坦度保持在2dB以内。论文首先对中心频率调制的原理理论分析,并且对Sigma-Delta调制器进行了Matlab建模和仿真。后续章节对扩频发生器的关键组成部分进行电路设计和仿真。最后基于各个模块的设计,开展基于Hershey Kiss波形调制的扩频时钟电路整体设计和仿真,并且完成了物理版图实现和封装样片测试。设计指标为输入参考时钟频率为25MHz、输出中心频率为200MHz、调制频率为31.5kHz、环路带宽140kHz、可配置扩频率和辐射峰值衰减大于10dB。本设计是基于SMIC 0.13um CMOS工艺完成的电路系统设计和物理版图实现,完成了流片、封装和样片测试。其测试结果为时钟发生器的输出中心频率为200MHz、调制频率为32kHz、环路带宽为139kHz、扩频率可配置为-0.75%、-0.5%、±0.25%、0%四档可调,辐射峰值降低了12.3dB@0.5%、16dB@0.75%。测试结果与研制目标基本一致,满足课题芯片的预期设计要求。论文中的扩展频谱时钟电路具有数字电路实现、可灵活配置、输出频谱平坦度好等优点,达到了预期效果。

关键词：电磁干扰扩频时钟发生器扩频率调制频率

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扩频时钟信号发生器的设计

扩频时钟信号发生器的设计

作者：李敏娜西安电子科技大学

学位级别：硕士

随着集成电路产业的发展,电子产品的功能越来越强大且运行速度越来越高。在摩尔定律的推动下,芯片中元器件的最小特征尺寸由1995年的0.35μm逐渐发展到2005年的0.1μm,当前MOS器件的最小特征尺寸已经达到10nm以下,芯片上集成的器件数量... 详细信息

随着集成电路产业的发展,电子产品的功能越来越强大且运行速度越来越高。在摩尔定律的推动下,芯片中元器件的最小特征尺寸由1995年的0.35μm逐渐发展到2005年的0.1μm,当前MOS器件的最小特征尺寸已经达到10nm以下,芯片上集成的器件数量已达到1000亿以上,因此芯片系统内部电磁干扰问题越来越突出。本论文旨在利用时钟扩频技术研究和设计一种双环路扩频时钟信号发生器,以减少系统电磁干扰问题。本论文设计指标要求为:系统输入频率为1.92MHz、输出信号中心频率为800MHz、环路电源电压为3.3V,扩频深度控制在0.5%以内。本论文中扩频时钟信号发生器的设计思路为,参考源信号经过内部分频产生两个较低频率的方波信号（此信号的占空比为50%,且同频同相,周期为30KHz~60KHz）以控制电荷泵的开关管,利用电荷泵的充放电原理在电容上产生一个周期性的摆幅可控的三角波,对振荡器的控制电压进行调制,从而实现对振荡器频率的调制,随后未经过扩频的系统时钟的频谱被有意扩展为宽带,使基频和谐波所包含的峰值能量显著降低,从而有效地减小了系统的电磁干扰。本文首先介绍了扩频时钟技术发展的背景、国内外研究现状和扩频时钟技术的实现方法;然后,针对系统设计要求详细分析和研究了时钟信号发生器的结构框图和各个模块的工作原理;再次,根据系统设计目标,完成了相关电路的系统结构设计,进行了数学建模和模型分析,并详细分析和研究了扩频的工作原理和过程以及扩频深度的控制;接着,依据本电路的特性指标要求,基于SMIC 0.35μm CMOS工艺,完成了系统电路结构设计并进行了仿真和分析,确保电路的性能参数达到指标要求。最后,对扩频时钟信号发生器电路进行了联合仿真,仿真结果表明,全工艺角下系统的输出中心频率为800MHz、扩频深度控制小于或等于0.5%,电磁干扰降低了11.23dB,满足整个芯片的预期设计指标要求。

关键词：扩频时钟发生器电磁干扰电荷泵振荡器

应用于高速串行接口的高性能锁相环设计与实现

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应用于高速串行接口的高性能锁相环设计与实现

作者：邱玉松湖南大学

学位级别：硕士

锁相环是无线通信和高速串行接口等电子系统中的核心模块,随着系统复杂度的提高,在低相噪、快速响应及低电磁干扰等特性上面临着越来越苛刻的要求。本文围绕锁相环在高速串行接口中的频率综合和时钟产生两个应用,对噪声优化、恒定压控... 详细信息

锁相环是无线通信和高速串行接口等电子系统中的核心模块,随着系统复杂度的提高,在低相噪、快速响应及低电磁干扰等特性上面临着越来越苛刻的要求。本文围绕锁相环在高速串行接口中的频率综合和时钟产生两个应用,对噪声优化、恒定压控增益、快速锁定及占空比优化等方面进行分析和研究。从环路稳定性和相位噪声出发,分析了锁相环的工作原理,阐述了锁相环环路参数的设计过程,提出了整数分频和△∑小数分频锁相环的相位噪声模型,并对各模块分别进行噪声优化和具体电路设计。提出恒定压控增益方案解决锁相环中压控增益变化较大的问题,实现了一款9.5-10.6GHz的宽带压控振荡器;提出一种改进的自动频率校正技术,大大缩短频率自校准的时间,提高校正精度,实现锁相环的快速锁定。提出一种占空比校正电路,改善传输信号的质量,降低系统的抖动,对锁相环的占空比进行优化;提出了两种电荷泵结构,采用可编程结构来补偿环路带宽的变化,降低电荷泵电流的失配,减小杂散。采用SMIC55nm CMOS工艺设计并实现了一款应用于高速串行接口的整数分频频率综合器芯片,面积为0.33mm2。测试结果表明：芯片的中心频率是5GHz,AFC耗时约为4.2μs,系统总的建立时间在15μs左右;在1MHz频偏处的相位噪声为-110.04dBc/Hz,功耗为20mW,均方根抖动为0.35ps,芯片具有优良性能。针对高频时钟易受到电磁干扰的问题,在整数分频频率综合器芯片的基础上,采用Huali55nm CMOS工艺设计并实现了一款扩频时钟发生器芯片,芯片面积为0.28mm2。测试结果表明：该芯片的核心工作频率是10GHz,芯片的调制频率是30.525kHz,扩频范围为5000ppm,在1MHz频偏处相位噪声为-106.17dBc/Hz,EMI峰值能量降落16.46dB,功耗仅为17.4mW,芯片性能优良,验证了设计的正确性。

关键词：扩频时钟发生器锁相环小数分频压控振荡器 △∑调制器自动频率校正

时钟扩频技术在行车记录仪EMI抑制中的应用

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安全与电磁兼容 2016年第3期 69-71页

作者：张小林杨晔龙康亚强深圳市韬略科技有限公司

介绍了时钟扩频技术的原理、分类,结合它在摄像头的具体应用案例,与传统EMI抑制手段的实际效果进行对比,突显时钟扩频技术在抑制时钟EMI上的优势。

关键词：扩频时钟发生器行车记录仪辐射发射时钟信号 EN 55022