检索结果-南通市图书馆

基于交换网络的抗侧信道攻击扩展指令集设计与实现

在线全文

学校读者我要写书评

暂无评论

基于交换网络的抗侧信道攻击扩展指令集设计与实现

作者：周佳运山东大学

学位级别：硕士

密码算法在物理设备上运行会产生与电路的固有属性相关的时间和功耗等侧信道信息。被数学理论证明安全的密码算法,在其设计中很少考虑到在物理设备中实际运行所产生的侧信道信息的泄露。同时这种侧信道信息的泄露很难全部消除。侧信道... 详细信息

密码算法在物理设备上运行会产生与电路的固有属性相关的时间和功耗等侧信道信息。被数学理论证明安全的密码算法,在其设计中很少考虑到在物理设备中实际运行所产生的侧信道信息的泄露。同时这种侧信道信息的泄露很难全部消除。侧信道攻击就是利用侧信道信息的泄露对密码设备进行攻击的一种分析方法。随着侧信道攻击技术的发展,侧信道攻击的防护对策逐渐成为越来越多密码工程相关人员的研究热点。洗牌技术(shuffling)是一种对抗侧信道攻击的时间随机化的防护对策。为了更有效的防护侧信道攻击,洗牌技术通常与掩码等侧信道防护对策相结合,一起来抵抗侧信道攻击。相比于单一的防护对策,这种相结合的防护方案能提供更好的侧信道防护。但由于在软件中实现洗牌必须多次访问待交换元素的内存地址以及检查交换位的值,洗牌技术的软件实现运行效率低下。本文设计并实现了由多轮洗牌组成的交换网络的扩展指令集来代替使用洗牌技术软件的实现方式来生成随机排列。本文设计的扩展指令集可以显著改善洗牌技术软件实现的效率低和代价高的问题。该扩展指令集侧重于使用交换网络生成随机排列,这是在微处理器中部署洗牌防护最困难的部分。本文在硬件中实现了交换网络,它由扩展指令集中的指令指定的不同轮数的洗牌组成,进而可以通过扩展指令集中的指令生成随机排列。本文设计的基于交换网络的扩展指令集兼容RISC-V标准指令集架构。Ishai等人在美密中提到的ISW AND掩码防护方案是一种非常著名和有效的防护对策。本文通过基于交换网络的扩展指令集和ISW AND掩码防护对策的组合设计了三种侧信道防护方案:Shuffled ISW AND 1、AES防护算法和Shuffled ISW AND 2。本文通过这三种侧信道防护方案来展示本文的基于交换网络的扩展指令集的应用。这三种侧信道防护方案结合了洗牌防护技术和ISW AND掩码防护技术的优点并且它们都是通过软硬件协同设计来抵抗侧信道攻击的防护方案。本文将基于交换网络的扩展指令集嵌入到E203和TINYRISCV两种RISC-V CPU中。然后本文评估了交换网络的扩展指令集和ISW AND掩码防护对策相结合的三种侧信道防护方案在不同CPU中的资源消耗和抗侧信道攻击的能力。从t-test分析、信噪比分析、相关性功耗分析和模板攻击等多种分析方法的分析结果可以看出,本文设计并实现的基于交换网络的扩展指令集可以显着提高单一的ISW AND掩码防护对策和无防护AES算法的侧信道安全性。

关键词：侧信道防护对策交换网络洗牌技术软硬件协同设计扩展指令集

IEEE802．15．4中AES-CCM协议的扩展指令集实现

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

电子与信息学报 2013年第2期35卷 335-340页

作者：封斌齐德昱韩海雯华南理工大学计算机系统研究所广州510640

该文在高级加密标准(AES)快速算法的基础上,设计了一组基于可配置处理器NiosII上的扩展指令,用于IEEE802.15.4标准媒体访问控制层中基于AES算法的计数器模式和密码分组链接消息验证码(AES-CCM)协议的硬件加速。该文首先推导出快速算法... 详细信息

该文在高级加密标准(AES)快速算法的基础上,设计了一组基于可配置处理器NiosII上的扩展指令,用于IEEE802.15.4标准媒体访问控制层中基于AES算法的计数器模式和密码分组链接消息验证码(AES-CCM)协议的硬件加速。该文首先推导出快速算法中用于轮变换的查找表与S盒的逻辑关系,然后通过复合域变换方法用硬件电路实现S盒的计算,从而消除了支撑扩展指令集的硬件逻辑对片上存储空间的消耗。同时给出该协议基于查表法的扩展指令集和协处理器的设计方案,并在EP2C35芯片上进行实现和对比。该方案仅消耗223个逻辑单元(LE),吞吐量为668.7 kbps,时钟周期数比软件算法加速174.6倍,芯片面积仅为协处理器方案的9.5%,显著降低了无线传感网节点设备的成本和功耗。

关键词：无线传感网扩展指令集 IEEE802 15 4 高级加密标准的计数器模式和密码块链信息认证码(AES—CCM)协议 S盒复合域

在线全文

学校读者我要写书评

暂无评论

AES快速算法的扩展指令集实现

华南理工大学学报（自然科学版） 2012年第6期40卷 97-102页

作者：封斌齐德昱华南理工大学计算机系统研究所广东广州510640

基于Daemen等提出的AES快速算法,给出了用可配置处理器NiosII扩展指令集实现硬件加速的两种方案——基于片内存储器存储快速算法查找表的方法、用硬件逻辑电路实现S盒并计算出快速算法查找表对应元素的方法,用对前向查找表的查表操作代... 详细信息

基于Daemen等提出的AES快速算法,给出了用可配置处理器NiosII扩展指令集实现硬件加速的两种方案——基于片内存储器存储快速算法查找表的方法、用硬件逻辑电路实现S盒并计算出快速算法查找表对应元素的方法,用对前向查找表的查表操作代替了AES算法计算密集的轮变换操作.首先,将快速算法的前向查找表存放在片上内存中,并用12条扩展指令分别完成密钥扩展、轮变换和末轮操作,末轮变换所需的S盒采取对前向查找表的掩模得到;然后,对该方案进行优化以消除片上内存的占用,即推导出S盒与前向查找表的逻辑关系,并采取有限元素求逆的方法用逻辑电路实现S盒,增强了系统安全性并降低了功耗;最后,对扩展指令集和协处理器等多种实现方案进行了测试及性能对比.结果表明,相比于经过结构优化的纯软件快速AES算法,文中提出的方案在仅增加223个LE的条件下,达到了2.47倍的加速比.

关键词： AES快速算法扩展指令集 S盒有限域 NiosII处理器加速比

RISC-V处理器核设计优化与扩展指令集实现研究

在线全文

学校读者我要写书评

暂无评论

RISC-V处理器核设计优化与扩展指令集实现研究

作者：贾思敏山东大学

学位级别：硕士

随着世界半导体市场竞争加剧,RISC-V以其开源和模块化的显著优势赢得国内半导体行业的广泛关注。面对当前的国际环境,国内半导体行业面临着重大挑战,而RISC-V指令集架构芯片就是实现芯片自主可控的一个关键道路。如今,随着电子产品应用... 详细信息

随着世界半导体市场竞争加剧,RISC-V以其开源和模块化的显著优势赢得国内半导体行业的广泛关注。面对当前的国际环境,国内半导体行业面临着重大挑战,而RISC-V指令集架构芯片就是实现芯片自主可控的一个关键道路。如今,随着电子产品应用场景的多样化,终端设备对于通用性、灵活性和性能的要求日益提高,这对处理器芯片提出了重大挑战。本文旨在研究RISC-V处理器核心的优化技术,改善其通用性能;并通过扩展指令集的硬件添加和编译器修改,提高其灵活性,从而更好地适应不同场景下的应用需求。本文围绕基于RISC-V处理器SoC芯片设计、仿真和综合展开研究。首先研究RISC-V CPU流水线设计和实现方法,分析了开源玄铁RISC-V处理器核流水线架构。其次,研究提升处理器通用性能的方法和途径,提出一种改进流水线架构——XQ900RV,针对分支预测和Cache模块,分别提出改善Gshare预测器分支别名问题的方案以及基于PLRU算法的Cache访问优化技术。接着,本文探讨了实现RISC-V扩展指令集的一般方法,包括扩展指令集硬件设计和编译器修改的基本方案,提供了两种修改编译器的方法和软硬件协同方案,实现了支持SHA2和SM3加解密算法的扩展指令集,从而加速处理器的加解密应用计算,提高处理器的可信计算处理性能,降低软件运行功耗。最后,基于XQ900RV处理器核心,设计总线矩阵和DMA等模块,研究了地址空间映射和SoC软件开发环境,进行仿真测试和FPGA原型验证,完成SoC整体设计。仿真实验结果显示:在芯片硬件电路实现的SHA256扩展指令集测试中,执行时间比软件计算缩短了 38%,退休指令数目减少了 44%,相较于同类开源处理器能有效加速算法执行;在FPGA原型验证中,通过将原有的程序文件分解为4个bank并用BRAM存储,相较于初始设计的综合结果,降低了 21%的BRAM资源占用;用Coremark程序对CPU性能进行测试,以采用静态分支预测器的IPC测试结果为基准,Gshare分支预测器提升性能6.6%,而本文设计的分支预测器提升性能9.4%。这表明,本文研究对于提升RISC-V处理器的通用处理性能以及在可信计算场景下加速处理的灵活性有显著效果。最后,本文对整个SoC设计进行逻辑综合、功耗分析、时序分析以及形式验证。在UMC 55nm工艺下,达到125MHz工作频率。逻辑电路面积为572144.7μm2,功耗为48.1399mW。

关键词： RISC-V 扩展指令集分支预测 SoC FPGA

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

扩展指令集处理器的灵魂之歌

电脑时空 2008年第1期 115-120页

作者：王翔

“硬件是基础，软件是灵魂”，这句话在处理器的设计中同样适用。一般来说，现有处理器是指令集处理器（ISP，Instruction Set Processor），处理器的功能几乎完全取决于指令集，所有运行于处理器上的程序都基于指令集进行编码。指令集... 详细信息

“硬件是基础，软件是灵魂”，这句话在处理器的设计中同样适用。一般来说，现有处理器是指令集处理器（ISP，Instruction Set Processor），处理器的功能几乎完全取决于指令集，所有运行于处理器上的程序都基于指令集进行编码。指令集作为软件与硬件或者应用程序与处理器之间的一种约定，因此起到了非常重要的作用——通过指令集程度能够与计算机相互独立发展；

关键词：扩展指令集处理器应用程序 ISP 计算机硬件

基于RISC-V扩展指令集的卷积神经网络加速器的研究与设计

维普期刊数据库评论

在线全文

维普期刊数据库

学校读者我要写书评

暂无评论

基于RISC-V扩展指令集的卷积神经网络加速器的研究与设计

作者：陈子荷湘潭大学

学位级别：硕士

卷积神经网络（Convolutional Neural Network,CNN）在图像识别、路径规划、运动检测等领域有着广泛的应用,并为这些领域的快速发展做出了极大的贡献。目前,CNN在实际应用中大多采用中央处理器（Central Processing Unit,CPU）或者图像... 详细信息

卷积神经网络（Convolutional Neural Network,CNN）在图像识别、路径规划、运动检测等领域有着广泛的应用,并为这些领域的快速发展做出了极大的贡献。目前,CNN在实际应用中大多采用中央处理器（Central Processing Unit,CPU）或者图像处理器（Graphics Processing Unit,GPU）平台来实现。然而,实际应用对性能、成本和功耗等都有特定的要求,CNN具有数据量大、计算量大和前后层之间无数据反馈的特点。目前,有一种CNN实现方案逐渐兴起,即采用卷积神经网络加速器（Convolutional neural network accelerator,CNNA）来实现,该方法具有成本小、速度快、功耗较低等优点,因此具有广阔的应用前景。通过分析CNN的算法特点,本文设计了一套自定义的第五代精简指令集（Reduced Instruction Set Computing Five,RISC-V）的扩展指令集和相应的CNNA。主要研究内容如下:首先对现有卷积层结构进行了分析对比,如加法树、脉动阵列还有本文使用的卷积层结构等。根据不同并行方式进行卷积操作,以此对不同的并行方式的优势劣势进行评估并确定本方案的设计指标。然后设计了CNNA中各个模块的核心结构。（1）设计出一种多通道复用,没有卷积核大小限制的处理单元（Process Element,PE）结构;（2）设计了一种专用于CNNA的直接存储访问（Direct Memory Access,DMA）,该DMA利用运算时间掩盖数据变形时间,且支持外部处理器读取内存中的数据;（3）设计了池化单元,该单元通过特别的读取数据方式和使能信号设计,为后续支持的stride参数变化预留了空间。最后,本文设计了一套专用于CNN计算的RISC-V指令集。针对CNN的计算特点和常用的操作,本文设计了相应的指令不仅减少了读取指令的数量和指令之间取数据的时间,还提高了运算效率。本文使用仿真和现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）共同对CNNA进行性能测试,本文的CNNA虽然在某些性能上指标上略低于芯原公司的CNNA产品VIP9000,但其处理面积却要小一些。

关键词：卷积神经网络并行计算扩展指令集 DMA RISC-V

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

下一代处理器中的扩展指令集

大众硬件 2003年第6期 97-103页

作者： Rowan

在这篇详细的技术报道里,我们要谈论一下振奋人心的扩展指令集发展史,还有Intel最新的Prescott处理器中的扩展指令集技术。在给软件开发人员带来很多新的特性和研发优势的同时,我们也将比较Intel与AMD两种不同指令集的特点。

关键词： Prescott处理器扩展指令集 Intel公司软件开发性能 SIMD指令数据处理 SSE指令集程序设计 AMD公司 3DNow!指令集 CPU

在线全文

学校读者我要写书评

暂无评论

面向雷达多目标跟踪应用的专用片上系统设计

计算机工程与设计 2023年第12期44卷 3599-3605页

作者：王荣阳曲国远童歆徐佩园李威中国航空无线电电子研究所电子部上海200233

针对雷达多目标跟踪应用对于计算平台的浮点算力和实时性要求,设计一种基于主处理器加专用加速器架构的低延迟片上系统。通过对多目标跟踪算法各个步骤的深入分析,分别以通道加速器和自定义扩展指令两种形式实现了面向该算法的专用加速... 详细信息

针对雷达多目标跟踪应用对于计算平台的浮点算力和实时性要求,设计一种基于主处理器加专用加速器架构的低延迟片上系统。通过对多目标跟踪算法各个步骤的深入分析,分别以通道加速器和自定义扩展指令两种形式实现了面向该算法的专用加速器,在FPGA平台上进行专用片上系统原型验证。采用典型数据集测试的结果表明,两种加速器能够有效提升计算平台的整体算力,提高系统的实时性。

关键词：多目标跟踪片上系统扩展指令集通道加速器拍卖算法数据关联目标匹配

超线程到底共享什么？揭示支持超线程处理器中的缓存块技术之谜

在线全文

学校读者我要写书评

暂无评论

微型计算机 2002年第23期22卷 104-108页

作者：谭志水印