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基于快速卷积算法的UNET网络硬件加速器的研究与实现

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基于快速卷积算法的UNET网络硬件加速器的研究与实现

作者：李文斌南京大学

学位级别：硕士

近年来,卷积神经网络在处理各项计算任务中效果显著,同时也朝着网络深度加深、卷积核尺寸减小和更改网络结构解决梯度问题的方向飞速发展。作为全卷积神经网络的衍生网络,UNET在图像分割和图像降噪领域效果显著,但是其较深的网络结构在... 详细信息

近年来,卷积神经网络在处理各项计算任务中效果显著,同时也朝着网络深度加深、卷积核尺寸减小和更改网络结构解决梯度问题的方向飞速发展。作为全卷积神经网络的衍生网络,UNET在图像分割和图像降噪领域效果显著,但是其较深的网络结构在训练和推理过程中对算力和存储的需求巨大。在UNET网络训练过程中可以依赖于高性能的计算集群绕过限制,而在推理过程中则会受到诸如计算精度、速度与存储空间等方面的限制,高性能计算集群显然无法满足。使用FPGA对UNET的推理过程进行计算加速,不仅能够满足复杂的推理环境,还能够充分发挥FPGA的高速、高能效比和高灵活性的特点。本文首先介绍了UNET网络的组成部分,并针对硬件计算特点对原始的UNET做了适度的修改。通过使用Tensor Flow开源网络框架训练UNET,并对获得的参数做移位定点量化,使其可用于硬件加速器推理过程。其次考虑到FPGA平台可提供用以乘法的DSP数量有限,能够降低乘法数的快速卷积算法被引入到本文工作中。针对使用的Winograd快速卷积算法的特点,采用了针对转换和反转换过程的快速实现硬件方案,并讨论了不同数据的转换方式。通过对Winograd的循环过程的研究和优化,提高计算并行度的方向被确定,同时通过循环交换来提高读写数据的性能。针对片内外数据交互,研究了不同的数据复用模式下DRAM的访问量,对使用快速卷积算法的UNET网络确定了最小化DRAM访问的数据复用模式。最后,根据上述工作,本文提出了一种使用快速卷积算法的UNET网络硬件加速器IP。IP的并行度可根据资源使用情况实现可配置化,同时内部包含的计算单元在不同层的工作任务中得以复用。专用的存储分块和基于流水线的设计,提高了加速过程的计算效率,最终体现在加速器推理时间和推理功耗的降低。本文提出的加速器IP使用硬件描述语言实现,部署在ZC706评估套件上,并进行了UNET网络推理加速实验。实验证明,使用了快速卷积算法的加速器IP推理时间约为3.66s,功耗为22.936W,平均算力可达55.6269GMAC/s（等效值）。与之相比,在同样的推理任务下,CPU平台的推理时间为FPGA加速器的3.15倍,GPU平台的能耗比仅为FPGA加速器的一半。这证明FPGA加速器IP达到了对计算加速的目的。最后针对该加速器IP做了资源的数学建模,并分析了设计的可改进方向。

关键词： UNET网络快速卷积算法硬件加速 FPGA

基于快速卷积算法的低复杂度并行FIR滤波器的研究与实现

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基于快速卷积算法的低复杂度并行FIR滤波器的研究与实现

作者：田晶晶电子科技大学

学位级别：硕士

有限脉冲响应(Finite Impulse Response,FIR)滤波器具有良好的线性相位特性以及必然稳定的特点,因此它被广泛地运用到视频和图像处理,无线通信等多个领域。在高速的卫星接收机,4G移动通信等系统中对FIR滤波器的数据吞吐率要求越来越高,... 详细信息

有限脉冲响应(Finite Impulse Response,FIR)滤波器具有良好的线性相位特性以及必然稳定的特点,因此它被广泛地运用到视频和图像处理,无线通信等多个领域。在高速的卫星接收机,4G移动通信等系统中对FIR滤波器的数据吞吐率要求越来越高,而在诸如移动电话,手持终端医疗设备等领域则对FIR滤波器的功耗有着严格的要求。并行技术即可用来增加FIR滤波器的吞吐率,又可以用来降低功耗,但其硬件资源会随着并行度线性地增长,这大大降低了并行FIR滤波器的可实现性和运用价值。本文将围绕低复杂度并行FIR滤波器的设计展开研究。首先,本文对近年国内外低复杂度并行滤波器的设计方法进行归类整理,对比了已有的并行FIR滤波器结构级设计算法的优缺点。其次,基于快速卷积算法,本文提出一种改进的并行FIR滤波器结构,该结构利用快速卷积算法来减少子滤波器个数,同时让尽可能多的子滤波器具有对称系数,然后利用系数对称的特性来降低子滤波器模块中乘法器的数量。相比已有的并行FIR结构,提出结构可以进一步节省硬件资源,尤其在滤波器抽头数较大的时候。具体地,对一个4并行144抽头的FIR滤波器,提出结构比ISCA结构多消耗11个加法器,却节省了36个乘法器(14.3%);比改进的FFA结构节省了36个乘法器(14.3%),23个加法器(6.6%)和35个延时单元(11.0%)。基于类似的思路,本文还提出了一种改进的多相抽取结构,通过在矩阵表达式中引入一个前置矩阵来得到改进的多相结构,改进结构比传统的多相结构节省近一半的乘法器资源。最后,为了验证提出结构的硬件可行性,本文选择FPGA作为硬件实现平台。将改进的结构和已有的结构在FPGA进行实现,并对比了它们的硬件资源,最大时钟频率,功耗以及有限字长性能。相对已有的并行FIR结构,提出结构在部分并行度下有限字长性能有一定下降,但可以节省较多的硬件资源,且功耗也降低了。例如,对于一个4并行的72抽头的FIR滤波器,提出结构比ISCA结构节省了72个硬件乘法器单元(14.3%),功耗降低了48mw,而且有限字长效应的均方误差也降低了2.6?10-8;对于一个抽取因子为8的72抽头的多相滤波器,虽然改进结构比传统结构的均方误差增加了0.13?10-11,却节省了64个硬件乘法器单元(44.4%),功耗也降低了78mw。

关键词：并行FIR滤波器低复杂度快速卷积算法多相抽取滤波器对称系数 FPGA

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Winograd快速卷积相关研究综述

计算机科学与探索 2022年第5期16卷 959-971页

作者：童敢黄立波国防科技大学计算机学院长沙410073

卷积神经网络(CNN)已经被广泛应用到各个领域并发挥了重要作用。卷积算子是卷积神经网络的基础组件,同时也是最耗时的部分。近年来,研究者提出了包括基于FFT和Winograd的若干种快速卷积算法。其中Winograd卷积因大幅减少了卷积中乘法操... 详细信息

卷积神经网络(CNN)已经被广泛应用到各个领域并发挥了重要作用。卷积算子是卷积神经网络的基础组件,同时也是最耗时的部分。近年来,研究者提出了包括基于FFT和Winograd的若干种快速卷积算法。其中Winograd卷积因大幅减少了卷积中乘法操作且占用内存更小而迅速成为小卷积核的卷积算子上快速卷积实现的首选。但目前相关工作聚焦于算法的一般化、拓展和各类体系结构上的实现,还没有研究者对Winograd卷积算法作系统性的总结。为了给后续研究者提供详细的参考依据,对Winograd卷积引入以来的相关工作进行了总结。首先阐述了Winograd最小滤波算法及Winograd卷积的引入,介绍了Winograd卷积的一般化与拓展,并对比了现有实现之间的差异;从稀疏剪枝、低精度与量化、数值稳定性这三方面介绍了Winograd卷积的优化工作,并详细介绍了相关具体方法的优缺点;对各类体系结构上的实现和优化进行了分类总结,比较了各平台上实现可用的通用优化方法,并介绍了Winograd卷积的实际应用;最后对内容进行了简要总结,分析了现有研究的局限性,并对未来可能的方向进行了初步展望。

关键词： Winograd卷积快速卷积算法卷积神经网络(CNN) 卷积优化

基于FPGA与退化YOLO的手机镜片缺陷检测系统

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电子测量技术 2022年第18期45卷 10-17页

作者：王习东王国鹏王保昌张浩冯文杰杨业泉三峡大学计算机与信息学院宜昌443002 三峡大学理学院宜昌443002 三峡大学电气与新能源学院宜昌443002

针对镜片缺陷检测采用图像处理法和神经网络法存在时延高、功耗高和检测缺陷类别较少等问题,设计了一种基于FPGA与退化YOLO的软硬协同检测系统。系统中使用卷积层代替YOLO网络的重排序层进行网络退化,并映射到FPGA上;采用动态量化、模... 详细信息

针对镜片缺陷检测采用图像处理法和神经网络法存在时延高、功耗高和检测缺陷类别较少等问题,设计了一种基于FPGA与退化YOLO的软硬协同检测系统。系统中使用卷积层代替YOLO网络的重排序层进行网络退化,并映射到FPGA上;采用动态量化、模块融合、双缓冲流水线、循环展开和分块等优化策略,设计可动态配置的加速IP,其中的卷积计算模块分别实现了基于Winograd和GEMM的快速卷积算法。实验结果表明,本系统的加速IP在PYNQ-Z2上获得了51.89 GOP/s的计算性能,比基于典型滑动窗口卷积计算方法的性能提高了0.76倍,加速单张图像的时延为433 ms,功耗为1.07 W,与Core i5-10500 CPU相比,能效是其365.27倍,实现了小型设备对手机镜片低时延、低功耗的多缺陷检测。

关键词： FPGA YOLOv2 手机镜片检测软硬协同检测快速卷积算法

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YOLO检测网络的FPGA加速计算模型的研究

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小型微型计算机系统 2022年第8期43卷 1681-1686页

作者：裴颂文汪显荣上海理工大学光电信息与计算机工程学院上海200093 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 复旦大学上海市数据科学重点实验室上海200433

FPGA(Field Programmable Gate Array)凭借其高并行和可定制化的特点,可以解决目标检测网络结构复杂、计算量大和存储开销高等问题.本文基于FPGA验证平台研究并实现了YOLO(You Only Look Once)系列神经网络的加速计算模型.首先采用动态... 详细信息

FPGA(Field Programmable Gate Array)凭借其高并行和可定制化的特点,可以解决目标检测网络结构复杂、计算量大和存储开销高等问题.本文基于FPGA验证平台研究并实现了YOLO(You Only Look Once)系列神经网络的加速计算模型.首先采用动态定点量化方法降低了数据存储和传输量.然后针对YOLO模型中两类计算开销大的典型卷积层,采用了流水线,循环展开,模块融合等策略分别实现了基于Winograd和GEMM的快速卷积计算引擎,提高加速计算效率.实验结果表明,本文在PYNQ-Z1验证平台上获得的计算性能达到64.9 GOP/s,比基于典型滑动窗口卷积计算方法的性能提高了2.15倍.

关键词： FPGA YOLO 快速卷积算法并行计算流水线

基于帧间相似性的目标检测FPGA加速器设计

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计算机工程与设计 2023年第6期44卷 1885-1892页

作者：李晟召王琴上海交通大学微纳电子学系上海200240

为解决视频目标检测应用上的神经网络硬件加速问题,提出一种基于视频应用中连续输入之间高度相似性的YOLO卷积网络FPGA加速器。提出增量计算与快速卷积算法结合的优化方法,使用增量计算以跳过连续输入间相似部分的卷积运算;使用快速卷... 详细信息

为解决视频目标检测应用上的神经网络硬件加速问题,提出一种基于视频应用中连续输入之间高度相似性的YOLO卷积网络FPGA加速器。提出增量计算与快速卷积算法结合的优化方法,使用增量计算以跳过连续输入间相似部分的卷积运算;使用快速卷积算法增加并行计算资源的利用效率。实验结果表明,加速器算力约为238 GOP/s,增量计算以及快速卷积算法为加速器分别提供1.31倍与2.11倍的加速比,相较于同类网络加速器,DSP效率上有1.90倍到5.43倍的提升。

关键词：卷积网络加速器视频目标检测连续输入相似性并行计算增量计算快速卷积算法高计算资源效率

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基于FPGA并行FIR滤波器的设计与实现

基于FPGA并行FIR滤波器的设计与实现

作者：龚世鹏西安电子科技大学

学位级别：硕士

线性相位的FIR(Finite Impulse Response)滤波器是一个稳定系统,在各种信号处理领域中广泛使用,例如通信系统、航天航空系统、雷达系统等。随着电子技术的逐步发展,在这些领域中,对FIR滤波器的运行频率要求已经超过了1GHz甚至更高。并... 详细信息

线性相位的FIR(Finite Impulse Response)滤波器是一个稳定系统,在各种信号处理领域中广泛使用,例如通信系统、航天航空系统、雷达系统等。随着电子技术的逐步发展,在这些领域中,对FIR滤波器的运行频率要求已经超过了1GHz甚至更高。并行技术可以成倍的增加滤波器的运行频率,但是其硬件资源使用量也会成倍增加,这极大的限制了并行滤波器的实际应用。本文重点研究基于FPGA的并行FIR滤波器的设计,针对FPGA的硬件特点和子滤波器系数特点给出具体的设计方案并在FPGA中完成方案的测试。首先,本文对近几年国内外对于并行FIR滤波器的并行算法进行了整理和学习,阐述了在并行结构中常用到的快速FIR算法(级联方式)和快速卷积算法(迭代方式)同时结合实际需求和硬件特点分析了并行FIR滤波器算法的优缺点。其次,以学者提出的快速卷积算法的优化结构为例,通过仿真计算指出其缺点:前置矩阵结构中移位和加法操作较多导致信号位宽可能会超出FPGA中乘法器固定位宽,推导步骤较为复杂不适合高并行度使用以及在定点计算中引入误差。针对大部分结构级算法的不足之处,提出自己的改进思路:在不改变已有基础算法推导的并行结构的情况下,通过对子滤波器的系数进行分析,在FPGA实现中合理利用系数间的特点减少乘法器资源使用,使用其他资源替代乘法器,从而达到节省资源的目的。例如:4N+1阶4并行滤波器的快速FIR算法结构中,对称结构的子滤波器个数要比4N阶多两个,可以减少N个乘法器;子滤波器中,某两个子滤波器系数反转相同,可以使用1组双端口ROM实现2个子滤波器,变相节省了1个子滤波器。以160阶、16位量化的4并行结构FIR滤波器为例,利用本文提出的思路进行改进,只使用1组双端口ROM的情况下,将ROM资源变相折算为乘法器资源,则比快速FIR算法结构节省了76个乘法器(22.4%);比快速卷积算法的改进结构至少要节省16个乘法器(5.7%,只考虑系数位宽信号位宽视应用环境而定)同时其前置后置结构更简单且推导较为容易,并且达到了1GHz以上的滤波效率。将并行结构应用至DDC中,通过资源、运行频率和滤波结果进行对比,验证了本文改进方法的可行性。最后,为了验证本文结构的FPGA可实现性,本文将不同的DSP+ROM搭配方案在FPGA中完成了验证和实现,并对比了它们的硬件资源、最大时钟频率和滤波的结果。相对于已有的并行结构,本文的实现方案可以节省更多的硬件资源,同时DSP+ROM的实现方式具有更好的适用范围,在实际工程中应用更为灵活。

关键词：并行FIR滤波器快速FIR算法快速卷积算法现场可编程门阵列

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基于FPGA的卷积神经网络加速的设计

基于FPGA的卷积神经网络加速的设计

作者：衣明达北京邮电大学

学位级别：硕士

卷积神经网络是一类深度学习算法,在计算机视觉领域取得了极大的成功。随着卷积神经网络功能的增强,模型的复杂度也在不断增加,从而导致卷积神经网络难以应用到一些计算资源、存储资源和功率有限的设备上。FPGA是一种在传统可编程器件... 详细信息

卷积神经网络是一类深度学习算法,在计算机视觉领域取得了极大的成功。随着卷积神经网络功能的增强,模型的复杂度也在不断增加,从而导致卷积神经网络难以应用到一些计算资源、存储资源和功率有限的设备上。FPGA是一种在传统可编程器件的基础上进一步发展的产物,凭借其高能效比、高并行性和可重新配置的特点,正迅速成为加速卷积神经网络推理阶段的首选平台。本文提出了一种基于ARM+FPGA的卷积神经网络并行加速架构,并集成了 Winograd快速卷积算法取代传统的卷积算法,加快了卷积神经网络前向计算的速度。本文主要研究内容如下:(1)设计了一种基于ARM+FPGA的卷积神经网络并行加速架构,提出了一种有效的并行计算策略和数据流设计,使用基于块的计算模式将特征图数据和权重数据分块计算;基于一种数据重用方式,有效提高了片内缓存数据的实际利用率;设计了一种乒乓缓冲区,使得计算时延和传输时延得以覆盖,有效降低了时延。(2)采用Winograd快速卷积算法取代传统卷积算法,使得卷积运算的乘法操作被加法和移位运算代替,降低了网络前向计算的计算复杂度并减少了 DSP资源的使用;结合FPGA的特点提出一种对Winograd算法的改进策略,将整个计算过程流水线化;同时对Winograd算法中所需要的计算数据进行低精度量化,根据不同卷积层权重参数分布区间的不同,将32位浮点参数转换为16位动态定点格式,从而降低了资源消耗并提高了计算效率,并在Linux环境下完成了仿真验证。(3)根据所提出的架构设计,对性能和资源的使用情况进行数学建模并进行定量分析,将实验结果和预测结果进行比较;与其他方法进行对比实验,证明了本文提出的架构可以有效地提高前向计算的速度。

关键词：卷积神经网络 FPGA 硬件加速架构快速卷积算法

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基于FPGA的快速卷积硬件加速研究与设计

基于FPGA的快速卷积硬件加速研究与设计

作者：谢思璞福州大学

学位级别：硕士

随着神经网络和深度学习等信息技术不断的创新突破,人工智能应用与服务的兴起驱动着智能时代的蓬勃发展。将人工智能应用与服务推向网络边缘,充分释放边缘数据的潜力,实现边缘设备智能化逐渐成为各行业的研究发展方向。边缘智能的实现... 详细信息

随着神经网络和深度学习等信息技术不断的创新突破,人工智能应用与服务的兴起驱动着智能时代的蓬勃发展。将人工智能应用与服务推向网络边缘,充分释放边缘数据的潜力,实现边缘设备智能化逐渐成为各行业的研究发展方向。边缘智能的实现对设备提出了高算力、高带宽、低延迟和低功耗等需求,以便能够应对各类复杂应用场景,提供高性能的实时计算和更好的服务质量。然而,由于卷积计算较高的计算复杂度和庞大的计算量,在神经网络模型中占据大部分的计算时间。因此,通过对卷积算法实现优化设计,减低计算复杂度,可有效提升计算效率。此外,FPGA具备可重构性、低延迟与低功耗的特点使其在硬件部署方面都展现出巨大的优势,具备着巨大的应用潜力以及市场前景。本文基于FPGA的快速卷积硬件加速器设计的主要内容由以下两个方面组成:(1)快速卷积硬件加速器的设计。本文通过对各类卷积算法的研究与分析,总结各自算法特点,并采用Winograd卷积算法实现快速卷积硬件加速器。在加速器的计算模块中利用循环展开减少迭代次数,增加系统并行度。同时,采取流水线设计,提升系统计算效率与吞吐量。在加速器访存优化方面,针对输出访存采取数据复用方式减少冗余访问,并在加速器架构中设计了双缓冲结构,实现乒乓操作,重叠数据传输时间与计算时间,进一步提升系统吞吐率。(2)快速卷积硬件加速器系统性能分析与优化。对目标神经网络模型数据实现定点量化,提升网络模型在硬件平台的计算性能。根据Winograd卷积算法特点,对加速器带宽进行优化设计,对数据存储地址进行重排,减少数据读取时的冗余开销,提升加速器带宽性能。针对快速卷积硬件加速器构建设计空间模型并进行探索,分析特定硬件平台下加速器适配的并行配置。最后,制定加速器实验测试方案,基于Xilinx ZCU102硬件开发平台实现快速卷积硬件加速器。实验结果表明,在200 MHz的工作频率下,加速器计算性能为847.7 GOP/s,与先前工作对比,计算性能与资源利用效率都得到了提升。

关键词：卷积神经网络快速卷积算法加速器 FPGA