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异步fifo的设计与验证

计算机工程与应用 2005年第3期41卷 98-101页

作者：彭莉秦建业付宇卓上海交通大学微电子学院上海200030

多时钟域设计的一个难题是如何避免亚稳态的产生。异步fifo是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步fifo设计的两个难题。传统的异步fifo设计采用同步读写地址后比较产生空满标志的方法,面... 详细信息

多时钟域设计的一个难题是如何避免亚稳态的产生。异步fifo是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步fifo设计的两个难题。传统的异步fifo设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步fifo设计方案,它改进格雷编码电路,提高异步fifo的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步fifo的性能有了显著提高。

关键词：多时钟域亚稳态异步fifo 格雷码空满信号

基于ACEX1K30的HIRFL-CSRe高精度线性插值异步fifo

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核技术 2008年第2期31卷 119-122页

作者：李桂花乔卫民敬岚中国科学院近代物理研究所

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的fifo(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Alt... 详细信息

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的fifo(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。fifo实现机制完全自行设计,解决了传统异步fifo由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实fifo数据输出时间误差控制在40ns内,达到设计要求。

关键词： ACEX1K30 异步fifo 双缓冲“乒乓操作”

动态参数模型确定SoC中异步fifo深度的方法

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电子科技大学学报 2009年第3期38卷 447-450页

作者：王剑王宏杨志家中国科学院沈阳自动化研究所沈阳110016 中国科学院研究生院朝阳区北京100039

针对超大规模集成电路和片上系统设计中确定异步fifo浓度的问题,根据异步fifo运行时的属性提出fifo动态参数模型,该模型包括fifo饱和度、写入端和读出端数据传输率及上溢/下溢频率。在该模型的基础之上,分析异步fifo的深度与动态参数之... 详细信息

针对超大规模集成电路和片上系统设计中确定异步fifo浓度的问题,根据异步fifo运行时的属性提出fifo动态参数模型,该模型包括fifo饱和度、写入端和读出端数据传输率及上溢/下溢频率。在该模型的基础之上,分析异步fifo的深度与动态参数之间的关系,采用功能仿真方法确定片上系统中异步模块之间数据传输所需fifo的深度。对典型实例的分析表明,采用这种方法能够在保证系统数据通信性能的前提下,获得最小的fifo深度,优化系统资源的使用。

关键词：异步fifo fifo深度片上系统超大规模集成电路

基于STM32与异步fifo的乒乓模式高速数据采集系统设计

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电工材料 2023年第1期 55-59,63页

作者：谭超段俊明辛亮陈浩然杨隆叶先志三峡大学电气与新能源学院湖北宜昌443002

针对电力行业光纤光栅传感器数据采集速率不足、功耗高等问题,设计了一种基于STM32与异步fifo的高速数据采集系统。该系统以STM32为核心,通过采用TIADC结构来实现双通道交替采样,提高了系统采样率;各通道内利用两片异步fifo实现乒乓缓... 详细信息

针对电力行业光纤光栅传感器数据采集速率不足、功耗高等问题,设计了一种基于STM32与异步fifo的高速数据采集系统。该系统以STM32为核心,通过采用TIADC结构来实现双通道交替采样,提高了系统采样率;各通道内利用两片异步fifo实现乒乓缓存技术,完成了信号数据的高速存储与实时处理,并通过WIFI通信将数据传输到上位机。试验证明:该数据采样系统实现了低功耗的高速数据采集,存储深度为16 K,最高采样率可达200 Msample/s,可满足电力行业工程需求。

关键词：高速数据采集电力系统多通道 TIADC 异步fifo

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异步fifo的模型检验方法

计算机科学 2012年第3期39卷 268-270页

作者：罗莉欧国东刘彬徐炜遐窦强国防科技大学计算机学院长沙410073

跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步fifo的模型检验方法,利用模型检验工具SMV,建立了异步fifo的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求... 详细信息

跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步fifo的模型检验方法,利用模型检验工具SMV,建立了异步fifo的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求,同时表明该方法是行之有效的。与传统的模拟和仿真等验证方法相比较,模型检验具有能够自动进行、验证速度快、不用书写测试激励等优点。

关键词： CDC(Clock Domain Crossing) 异步fifo LTL 符号模型检验 SMV

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异步fifo的设计分析

电子器件 2014年第3期37卷 431-434页

作者：王凯孙锋江南大学物联网工程学院江苏无锡214122 中国电子科技集团公司58所江苏无锡214035

基于fifo的工作原理依次论述了异步fifo的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步fifo的空、满状态,设计了一款具有转发功能的fifo。测试结果表明:此款FIF... 详细信息

基于fifo的工作原理依次论述了异步fifo的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步fifo的空、满状态,设计了一款具有转发功能的fifo。测试结果表明:此款fifo的转发功能正常,读写速率可达到165 MHz。

关键词：异步fifo 空满状态附加位

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异步fifo的设计与形式化验证

异步FIFO的设计与形式化验证

作者：刘彬国防科学技术大学

学位级别：硕士

随着数字系统规模的不断增大,单时钟域设计会极大地限制数字系统性能,现代数字系统为了提升性能,常采用多时钟域的设计。跨时钟域的信号在传输时会遇到亚稳态现象,如何保持系统稳定地传输数据是多时钟域系统设计者重点关注的问题,异步F... 详细信息

随着数字系统规模的不断增大,单时钟域设计会极大地限制数字系统性能,现代数字系统为了提升性能,常采用多时钟域的设计。跨时钟域的信号在传输时会遇到亚稳态现象,如何保持系统稳定地传输数据是多时钟域系统设计者重点关注的问题,异步fifo是一种优秀和有效的解决方案。如何避免亚稳态现象及空满控制信号的产生是异步fifo设计的难点问题,常见的异步fifo设计采用先同步读写指针后比较产生空满标志的方法,工作频率低,面积大,本文提出了一种新型异步fifo的设计方法,优化了以格雷码编码的电路,提高异步fifo的工作频率,用先比较读写指针产生空满标志,再同步到相应时钟域的方法,避免使用大量的同步寄存器,减少了面积空间。FPGA验证及EDA综合的结果表明,改进后的异步fifo性能有了显著的提高。传统设计的验证是通过模拟验证来完成的,然而随着电路复杂性的日益增加,模拟验证需要开销大量的CPU时间,并且穷举的模拟验证很难保证设计的正确性。为了克服模拟验证的局限性,设计者求助于各种形式化的验证方法,如模型检验、定理证明和等价性检验等,使用形式化验证方法可以有效地保证设计的正确性。本文提出了一种基于SMV的异步fifo的模型检验方法,利用符号化模型检验工具SMV对该系统模型和系统属性进行了验证,达到了预期的效果。通过异步fifo的设计和形式化验证,可以有效地解决跨时钟域信号传输产生的亚稳态问题,有效地提升了数字系统的稳定性,同时也为数字系统的验证提供了一种可靠的方法。

关键词：亚稳态数据同步异步fifo 空/满标志产生线性时序逻辑符号化模型检验