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FPGA片内延时锁相环架构研究与设计

FPGA片内延时锁相环架构研究与设计

作者：王忠涛合肥工业大学

学位级别：硕士

FPGA(现场可编程门阵列)芯片是IC领域的重要组成部分,越来越多的集成电路设计和仿真依靠其来完成。目前市场上的FPGA芯片以欧美大公司的产品占主导,国内的可编程逻辑芯片设计和制造尚处于起步阶段,因此这一方向的研究具有重要的价值和... 详细信息

FPGA(现场可编程门阵列)芯片是IC领域的重要组成部分,越来越多的集成电路设计和仿真依靠其来完成。目前市场上的FPGA芯片以欧美大公司的产品占主导,国内的可编程逻辑芯片设计和制造尚处于起步阶段,因此这一方向的研究具有重要的价值和意义。论文以一款国内自主研发的0.25um CMOS工艺SRAM型FPGA芯片设计为基础,主要介绍了FPGA芯片内延时锁相环架构研究设计及其应用,并在原有架构的基础上提出并设计了兼具更快的锁定速度和稳定的时钟调节能力的新型延时锁相环架构OSDLL。论文介绍了延时锁相环(Delay Locked Loop)的工作原理,电路结构组成,子模块功能定义以及设计等,其中数字控制逻辑依据半定制数字电路设计流程设计完成,鉴相器,可调延时链和时钟生成模块等依据全定制流程设计完成。经过数模混合仿真平台,设计仿真通过并整合至FPGA芯片内部。此100万门FPGA芯片完成流片后,MPW功能及性能测试达到设计指标。该FPGA内DLL模块的工作时钟的输入范围为20MHz到200MHz,与同类产品相比具有更高的精度、更低的功耗以及达到了较高的性能指标。OSDLL的设计是在原有DLL架构的基础上融入了one-shot延时计算技术,优化了DLL时钟调节原理。在不过多增加芯片面积的情况下较大程度的减少了DLL锁定时间,进一步提高了DLL和用户设计的系统性能。DLL应用领域极其广泛,例如可以作为时钟管理模块嵌入到ASIC或FPGA芯片内部,也可以作为IP在SOC系统中成为独立的集成子模块。在FPGA内可以完成时钟同步,分频,倍频等时钟管理功能,同时可以作为板级设计提供时钟源,简化设计。

关键词：延时锁相环 FPGA 快速锁定时钟管理技术

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通过“交响乐”卫星的长延时锁相环试验

通信学报 1981年第4期 53-59页

作者：吴隆恕

本文叙述了长延时锁相环的研制情况和实验设备,同时也给出了通过“交响乐”卫星的现场试验结果。

关键词：延时锁相环同步系统现场试验实验设备通信传输系统野外试验卫星环路参数交响乐乐曲

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RC积分滤波器延时锁相环的数学分析

应用数学学报 1977年第2期 34-47页

作者：李孝贵中国科学院数学研究所

本文对RC积分滤波器延时锁相环路方程进行了研究,搞清了其轨线的全局拓扑结构,因而从它的定性研究来说,问题已全部解决。本文还对形成第二类分界线环的条件即分歧曲面进行了近似计算,可供有关方面的实际工作者参考。从本文的研究我们... 详细信息

本文对RC积分滤波器延时锁相环路方程进行了研究,搞清了其轨线的全局拓扑结构,因而从它的定性研究来说,问题已全部解决。本文还对形成第二类分界线环的条件即分歧曲面进行了近似计算,可供有关方面的实际工作者参考。从本文的研究我们可以发现,虽然有延时的锁相环路的定性结构与无延时的销相环路的定性结构相同,但是加上延迟后锁相环的捕捉性能变坏,且延迟愈长捕捉性能愈坏,当延迟无限长即当μ→0时,任何初始条件均不能捕捉,这在锁相环路的设计中是必须考虑的。

关键词：分界线环积分曲线数学分析极限环极限圈延时锁相环方程积分滤波器奇点点(数学) RC

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RC积分滤波器延时锁相环的定性分析

应用数学学报 1979年第3期 236-240页

作者：王慕秋中国科学院数学研究所

§1前言 [1]中曾考虑了RC积分滤波器延时锁相环的数学分析,即讨论系统

关键词：奇点积分滤波器点(数学) 极限环极限圈分界线环延时锁相环 RC

可实现快速锁定的FPGA片内延时锁相环设计

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电子科技 2010年第4期23卷 45-49页

作者：王忠涛杨明武合肥工业大学电子科学与应用物理学院安徽合肥230009

延时锁相环(DLL)是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0.25μ... 详细信息

延时锁相环(DLL)是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0.25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20～200MHz,锁定时间相比传统架构有大幅降低。

关键词：延时锁相环 FPGA 快速锁定

一种结合施密特频率选择器的DLL型90°移相器

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湖南大学学报（自然科学版） 2019年第8期46卷 110-116页

作者：梁承托梁利平王志君中国科学院微电子研究所北京100029 中国科学院大学北京100029

为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑制输... 详细信息

为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑制输入时钟频率噪声,使移相器稳定工作.在SMIC 55 nm CMOS工艺下流片,工作电压1.2 V,版图有效面积为0.131 mm^2.测试结果表明,提出的移相器在250 MHz到800 MHz频率范围内稳定工作;800 MHz时,功耗为5.98 mW,且90°相移时钟的抖动峰峰值和均方根值分别是25.9 ps和2.8 ps.

关键词：延时锁相环频率选择器数控延时线 90°相移

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一种无毛刺DLL型90°移相器设计

哈尔滨工业大学学报 2019年第10期51卷 68-75页

作者：梁承托梁利平王志君中国科学院微电子研究所北京100029 中国科学院大学北京100049

延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线... 详细信息

延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm^2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz^1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.

关键词：无毛刺数控延时线双倍数据率延时锁相环移相器

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模拟延时单元集成电路设计

模拟延时单元集成电路设计

作者：曹裕荣东南大学

学位级别：硕士

随着集成电路行业的快速发展,高速数模混合系统对信号时序的要求日益增加。所以,设计电路时可以通过添加若干延时单元,以补偿信号路径间的延时差异、解决时钟歪斜等问题。延时单元已经在均衡器、天线阵列以及延时锁相环系统中得到广泛... 详细信息

随着集成电路行业的快速发展,高速数模混合系统对信号时序的要求日益增加。所以,设计电路时可以通过添加若干延时单元,以补偿信号路径间的延时差异、解决时钟歪斜等问题。延时单元已经在均衡器、天线阵列以及延时锁相环系统中得到广泛的应用。而且,延时单元的重要作用决定了延时锁相环等系统的性能。因此,延时单元成为一项重要的研究模块。本文首先设计了基于延时锁相环的延时单元。延时锁相环由四大基本模块组成,分别是鉴相器、电荷泵、环路滤波器和压控延时线。本设计采用分频器解决鉴相器工作频率的限制。同时,引入简单的NMOS管,解决了传统延时锁相环无法锁定和谐波锁定的问题。延时单元采用源极耦合差分结构,实现较小延时和提高输入信号的频率。本设计采用IBM0.13μmCMOS工艺,芯片总面积为520x720μm2。后仿真表明,延时锁相环实现了输入信号频率为3GHz-5GHz。延时线包含10级延时单元,当输入信号为5GHz时,产生10个等间隔的时钟信号,每级延时为20ps。当输入信号分别为3GHz和5GHz时,延时锁相环输出信号的静态延时误差为2.6ps和8.5ps,峰峰值抖动为3.3ps和1.7ps。延时锁相环具有负反馈调节功能,所以在不同的工艺角下,延时线延时保持不变。本文又设计了高精度延时单元,延时锁相环作为环外延时线的控制环路,环内外延时线共用控制电压,实现高精度延时。延时单元采用有源电感峰化技术,提高带宽,实现对高频信号的延时。本设计也采用IBM0.13μmCMOS工艺,芯片总面积为585×720μm2。后仿真表明,延时锁相环的输入信号频率为1.67GHz,延时线包含8级延时单元,单个延时单元的延时靠近18.75ps,误差小于0.5ps。本文基于延时锁相环的延时单元和高精度延时单元的设计,对今后延时锁相环和延时单元的设计和应用有一定的意义。

关键词：延时单元延时锁相环鉴相器电荷泵高精度

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一种宽延时范围的压控延时线电路

中国集成电路 2024年第6期33卷 61-66,89页

作者：吴贵洲谭勋琼白创长沙理工大学物理与电子科学学院

为改善压控延时线(voltage control delay line,VCDL)的延时性能,用于满足延时锁相环(delay locked loop,DLL)在不同频率时钟下的工作需求,设计并实现了一种宽延时范围的压控延时线电路。该电路通过在偏置电路增加多条配置路径生成宽范... 详细信息

为改善压控延时线(voltage control delay line,VCDL)的延时性能,用于满足延时锁相环(delay locked loop,DLL)在不同频率时钟下的工作需求,设计并实现了一种宽延时范围的压控延时线电路。该电路通过在偏置电路增加多条配置路径生成宽范围输出电流,增大基本延时单元充放电电流的范围;通过在基本延迟单元增加一个可选电容负载,进一步拓宽延迟时间范围。基于40nm CMOS工艺和1.1 V电源电压进行仿真,VCDL所占物理版图面积为0.004mm2。版图后仿真结果表明该VCDL能提供2.2~391ns的延迟,使得DLL可以工作在3~400MHz的输入频率范围。通过引入可配置结构的VCDL,为宽锁定范围的DLL系统提供了新的解决思路。

关键词：压控延时线延时性能延时锁相环延时时间范围可配置