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数字技术与应用 2019年第1期37卷 75-75,77页

作者：时伟郑州工程技术学院机电与车辆工程学院河南郑州450044

人工智能是研究、开发用于模拟、延伸和扩展人类智能理论、方法及应用的一门新技术,特别是机器学习正在改变这人们的生产和生活方式,也为工业和商业带来了更多机会,但目前支持神经网络迭代、多样性、训练和推理的最佳硬件体系架构还未确... 详细信息

人工智能是研究、开发用于模拟、延伸和扩展人类智能理论、方法及应用的一门新技术,特别是机器学习正在改变这人们的生产和生活方式,也为工业和商业带来了更多机会,但目前支持神经网络迭代、多样性、训练和推理的最佳硬件体系架构还未确定,本文针对这一领域,就嵌入式现场可编程门阵列eFPGA芯片的应用做一些探讨。

关键词：嵌入式现场可编程门阵列人工智能 eFPGA AI

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基于嵌入式FPGA的数字化便携式LaBr_3(Ce)γ谱仪

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核电子学与探测技术 2013年第8期33卷 928-931,976页

作者：胡颖睿肖无云梁卫平李京伦西南民族大学电气信息工程学院成都610041 防化研究院北京102205

介绍了一种采用嵌入式FPGA完成数字梯形滤波成形等核脉冲数字信号处理,NIOSII软核完成数字稳谱、核素识别等数据处理的4K道数字化便携式LaBr3(Ce)谱仪。测试表明,该数字化谱仪的能谱分辨率小于3%,最大脉冲通过率可达200 kcps以上。

关键词：嵌入式现场可编程门阵列梯形滤波成形数字稳谱 NIOSII软核 LaBr3(Ce)

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一种面向可重构SoC的eFPGA实现及其互连资源优化

一种面向可重构SoC的eFPGA实现及其互连资源优化

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作者：彭贤超华中科技大学

学位级别：硕士

随着半导体工艺的进步,对用于多媒体、控制、通信等领域的嵌入式芯片在功耗、性能、面积和成本方面提出了更高的要求,导致其设计复杂度不断增加,大大提升了相关专用芯片的设计成本。在SoC中集成可重构处理单元,以增强芯片的灵活性,是解... 详细信息

随着半导体工艺的进步,对用于多媒体、控制、通信等领域的嵌入式芯片在功耗、性能、面积和成本方面提出了更高的要求,导致其设计复杂度不断增加,大大提升了相关专用芯片的设计成本。在SoC中集成可重构处理单元,以增强芯片的灵活性,是解决该问题的潜在方案。而众多可重构处理单元中,eFPGA具有开发周期短,易集成,工艺移植性强的优点,在可重构SoC设计中具有广阔的应用前景,其研究因此受到广泛关注。本文基于开源EDA工具,设计并实现了一种可用于多种应用领域的eFPGA。本文先基于岛形架构完成了可编程逻辑块、互连块以及输入输出块三种基本组成单元的设计,实现了eFPGA的基础功能。然后,针对通用嵌入式系统的运算需求,为其集成了基于平方根进位和Wallace树压缩算法的DSP单元,可用于定点乘、定点加以及浮点乘计算,提高了eFPGA的通用计算效率;其次,eFPGA互连块中的核心组件互连开关存在面积和延迟过大的缺点,本文通过使用树形结构的MUX使互连开关的各个输入端延迟平衡,使用展平结构的MUX使LUT不同选择端的延迟平衡,从而减少了电路中的毛刺。并定制一种基于行列选择结构的多路选择器用于构建互连开关,使其延迟相较于使用标准单元构建降低了15%。此外,目前已有的eFPGA自底向上物理设计方法存在无法对电路进行充分优化的缺陷,本文采用各模块自顶向下综合,整体自底向上设计的策略进行改进。其中,自顶向下的综合方式可以使各模块被EDA工具充分优化,减小各模块的面积和延迟。而自底向上的设计流程可以确保相同模块在整体电路中的延迟接近,减少电路运行中的毛刺。该策略在确保EDA工具需求的基础上,优化了eFPGA的面积和延迟表现。本文基于HH Grace的55 nm工艺完成了eFPGA的ASIC流程,并通过提取版图寄生参数完成了后仿。eFPGA的整体版图尺寸为2950μm×2800μm。经后仿测试其LUT延迟为0.34 ns,Local Routing延迟为1.18 ns,整体CLB关键延迟为1.53 ns,而通过定制单元和物理设计优化后,L4 track的延迟为2.12 ns,对比同类研究工作有所提升。

关键词：可重构片上系统嵌入式现场可编程门阵列互连开关物理设计

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基于eFPGA的可重构片上系统研究

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电子设计工程 2023年第22期31卷 1-5页

作者：康礼煜贾一平高丽江杨海钢中国科学院空天信息创新研究院北京100190 中国科学院大学北京100049 北京中科胜芯科技有限公司北京100044 山东产研集成电路产业研究院山东济南250001

嵌入式现场可编程门阵列(eFPGA)由于具有可反复编程的特性,被广泛应用于场景复杂的片上系统中。文中设计了一款基于eFPGA的可重构系统,针对重构速度以及码流传输的能耗问题,通过优化配置控制电路和采用码流压缩传输的方法,使系统更加灵... 详细信息

嵌入式现场可编程门阵列(eFPGA)由于具有可反复编程的特性,被广泛应用于场景复杂的片上系统中。文中设计了一款基于eFPGA的可重构系统,针对重构速度以及码流传输的能耗问题,通过优化配置控制电路和采用码流压缩传输的方法,使系统更加灵活的同时降低了能耗。在软硬件协同实验中,eFPGA比E203实现AES的速度提高了3279倍,比Cortex-A9提高了2247倍,且该系统重构只需要1630个周期。在TSMC 28 nm条件下进行综合,结果表明,该系统频率可达到200 MHz以上,并利用PTPX对其进行功耗分析,结果表明,该系统在配置过程中最多可节省82.1%的能耗。

关键词：可重构系统嵌入式现场可编程门阵列片上系统压缩

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