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微电子学 2019年第4期49卷 524-528页

作者：许莉韦嵚车书玲西安电子科技大学综合业务网理论及关键技术国家重点实验室西安710000 西安智多晶微电子有限公司西安710000

以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应... 详细信息

以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。

关键词： FPGA 嵌入式块存储器 IP软核高速

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FPGA中嵌入式块存储器的设计

FPGA中嵌入式块存储器的设计

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作者：王肖强西安电子科技大学

学位级别：硕士

随着集成电路工艺水平、设计水平的不断提高,数字集成电路的规模越来越大,速度越来越快,集成度越来越高。其中现场可编程逻辑器件FPGA的发展尤甚,新一代的FPGA更是逐步向着小线宽工艺、内嵌CPU或者DSP、结构化的ASIC、低成本器件、非易... 详细信息

随着集成电路工艺水平、设计水平的不断提高,数字集成电路的规模越来越大,速度越来越快,集成度越来越高。其中现场可编程逻辑器件FPGA的发展尤甚,新一代的FPGA更是逐步向着小线宽工艺、内嵌CPU或者DSP、结构化的ASIC、低成本器件、非易失FPGA等方向发展。作为FPGA中的基本组成部分,嵌入式块存储器与分立的存储器件相比,有着以下显著的特点:·与FPGA电路兼容,符合FPGA的布线规则·高度的可编程特性,端口位宽、存储深度、读写模式应该是可编程的,以满足FPGA在设计场合下的需求。·由于是嵌入到FPGA芯片内部的,所以面积约束和功耗约束较严格。本文设计了一款应用于FPGA中的嵌入式块存储器(Embedded Block Ram,EBR),EBR容量达9Kbits(72 x 128bits),采用与FPGA一样的工艺尺寸设计,具有高度的兼容性;该EBR具有丰富的编程特性,可以设置为单端口、双端口、FIFO、ROM等模式的存储器件,同时端口位宽支持9bits、4bits、2bits、1bit、双倍位宽等模式,读写模式支持通用、即写即现、写前读等模式,可编程的同步/异步复位功能,时钟的可编程反相输入;该EBR的物理面积非常小,在FPGA中内嵌有48块EBR。本文的课题来源于西安智多晶微电子有限公司的某款FPGA产品研发项目。本文首先从存储单元、延时单元的设计仿真入手,接着研究了存储阵列的配置方式,继而设计了相应的译码电路。最后对EBR整体的功能特性以及性能能参数做了验证仿真,其功能和性能能够满足设计要求。

关键词： FPGA 嵌入式块存储器 SRAM 功能验证性能仿真

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FPGA中嵌入式块存储器IP软核的设计与实现

FPGA中嵌入式块存储器IP软核的设计与实现

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作者：许莉西安电子科技大学

学位级别：硕士

知识产权（Intellectual Property,IP）软核是使用硬件描述语言对现场可编程逻辑器件（Field Programmable Gate Array,FPGA）的功能模块进行描述而形成的逻辑文件,它的高灵活性和可移植性,使其具有良好的可持续发展性与可推广性。在FPG... 详细信息

知识产权（Intellectual Property,IP）软核是使用硬件描述语言对现场可编程逻辑器件（Field Programmable Gate Array,FPGA）的功能模块进行描述而形成的逻辑文件,它的高灵活性和可移植性,使其具有良好的可持续发展性与可推广性。在FPGA应用过程中,IP软核的合理设计能够有效地改善由硬件设计不足带来的缺陷。本文针对FPGA开发过程中IP软核可复用的特点,设计了用于直接生成IP软核的软件工具,从而简化FPGA的设计过程。本文主要研究了FPGA中嵌入式块存储器（Block Random Access Memory,BRAM）的结构和IP软核的设计流程,在此基础上,对传统IP软核的设计方法进行优化,并通过编写程序完成了改进后的IP软核设计方法的软件实现。本文的主要工作如下:首先,本文介绍了IP软核开发过程中涉及到的理论基础。阐述了FPGA的基础理论,包括硬件结构、工作原理和延时分析;同时,参照业界普遍使用的IP软核设计流程,详细介绍了FPGA嵌入式BRAM的IP软核开发过程。其次,本文研究了FPGA嵌入式BRAM的IP软核设计方法。基于传统的FPGA嵌入式BRAM的IP软核设计方法,根据嵌入式BRAM的电路结构特点,提出一种改进的IP软核设计方法。该方法通过把使用比较频繁的数据位均匀分布到不同的BRAM上,来缩短单个BRAM的工作时间,从而提高电路的工作频率。对设计出的IP软核进行测试,结果表明,使用该方法设计的IP软核的功能和性能指标均达到设计要求。最后,本文根据改进后的IP软核设计方法,完成软件工具的设计。使用可扩展标记语言（Extensible Markup Language,XML）描述IP软核的基本信息、端口信息和配置信息,将它们以图形界面的形式呈现,用户在图形界面上能够设置IP软核的参数;使用C++编程语言实现改进的IP软核设计方法,它能够根据用户设置的参数生成相应的IP软核。对设计的软件工具进行测试,结果表明,设计的软件能够实现IP软核的管理、分类和生成。

关键词： FPGA 嵌入式块存储器 IP软核高速 XML

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